莱鸟刚学Verilog,不知testbench的使用流程,希望用过的指教:<br /> 1、我试着像VHDL设计时一样建立一个波形文体,好像PORT放不进去,所以没建成!这是什么原因?<br /> 2、除了上面的波形仿真,代码测试的一般步骤是?<br /> 3、QuartusII中,不同的模块是不是可以写成不同文件?最后顶层综合代码通常怎么写(也可以拿VHDL作比较)?<br /> 谢谢各位了! |
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