QuartursII环境中Verilog设计仿真综合步骤

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 楼主| sibaidong 发表于 2007-8-6 09:56 | 显示全部楼层 |阅读模式
&nbsp;&nbsp;莱鸟刚学Verilog,不知testbench的使用流程,希望用过的指教:<br />&nbsp;&nbsp;1、我试着像VHDL设计时一样建立一个波形文体,好像PORT放不进去,所以没建成!这是什么原因?<br />&nbsp;&nbsp;2、除了上面的波形仿真,代码测试的一般步骤是?<br />&nbsp;&nbsp;3、QuartusII中,不同的模块是不是可以写成不同文件?最后顶层综合代码通常怎么写(也可以拿VHDL作比较)?<br />&nbsp;&nbsp;谢谢各位了!
 楼主| sibaidong 发表于 2007-8-6 15:10 | 显示全部楼层

第一个问题现在解决了!

&nbsp;&nbsp;大家都很忙吧!<br />&nbsp;&nbsp;上午好象是软件出了点问题,怎么找都找不到PORT,下午刚才又试了一遍,好使了!跟VHDL是一样的方法。<br />&nbsp;&nbsp;继续探索第二个问题..........<br />&nbsp;&nbsp;热心人帮个忙吧.............
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