FPGA中的输入可以直接输出么

发表于 2013-12-1 15:50

Xilinx V5 FPGA，输入的信号可以不通过时钟采样的形式直接输出么，如果可以的话，这算是一种直连的方式么？

发表于 2013-12-1 21:34

完全可以

发表于 2013-12-2 08:59

当然可以~

发表于 2013-12-2 10:56

zchong 发表于 2013-12-1 21:34
完全可以

那就算是输入输出端直接短接么

发表于 2013-12-2 10:57

ococ 发表于 2013-12-2 08:59
当然可以~

那就算是输入输出端直接短接么？

发表于 2013-12-2 13:18

JokerLone 发表于 2013-12-2 10:57
那就算是输入输出端直接短接么？

可以理解为输入输出使用连接线直接连接，延时为线路上的延时。

发表于 2013-12-2 16:14

ococ 发表于 2013-12-2 13:18
可以理解为输入输出使用连接线直接连接，延时为线路上的延时。

:handshake

发表于 2013-12-2 16:34

同意6樓

发表于 2013-12-6 14:18

比如输入为A，输出为B。我这样写和楼主是不是一个意思
module
(
output B,
input A
);

assign B = A;
endmodule