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[FPGA] 一个verilog语法问题

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 楼主| 294897997 发表于 2014-4-30 10:06 | 显示全部楼层 |阅读模式
verilog, verilo, sd
sda_i <= address_byte[num[2:0]];    这句代码是错的，但我想实现如代码中所示的功能，即address_byte的位宽选择是个变量num[2:0]，怎么实现呢？
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 楼主| 294897997 发表于 2014-4-30 10:25 | 显示全部楼层
对不住各位，这个语法是正确的，是我定义 address_byte位宽没有做对！
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