Verilog 语句执行顺序

发表于 2014-5-2 18:22

在Verilog模块中分两部分：1.声明部分，比如端口定义，寄存器定义；2.功能实现部分，如加减乘除等等操作。小弟菜鸟，想请问高手：这两部分是不是必须先执行声明部分后才能执行功能部分？？？

发表于 2014-5-2 20:10

明知道声明部分不是功能实现，为何要执行？

发表于 2014-5-4 10:50

楼主表达错误不是执行是编译器按顺序读取.v文件中的代码

发表于 2014-5-6 13:40

建议好好找本书看看

发表于 2014-5-6 16:27

这个我们应该是不关心的吧,我们关系的执行什么逻辑功能就可以了

发表于 2014-5-6 16:52

不声明执行语句必然报错啊

发表于 2014-5-7 10:49

多谢各位，小弟问这目的就是：某个变量的声明语句是不是必须写在这个变量有关执行语句的前面，就像c语言那样先定义才能使用