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[FPGA] xc6slx25t内部PLL降频回路问题

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 楼主| chenkai669 发表于 2014-7-7 10:01 | 显示全部楼层 |阅读模式
PLL, 回路, 时钟, hz
   使用xc6slx25t做一个产品，当用xc6slx25t自带的内部PLL降频回路问题做降半频处理输出，输入148.5MHZ，要输出74.25MHZ时钟；会有50%的板子出来的时钟不准，请问这一般是哪方面的问题？
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 楼主| chenkai669 发表于 2014-7-7 11:49 | 显示全部楼层
没人回？自己顶一顶
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andous 发表于 2014-7-7 16:36 | 显示全部楼层
可以自己做
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