关于时序约束

发表于 2014-8-26 09:21

FPGA设计的整个流程中包括时序约束，时序分析这个环节。由于做FPGA的时间不长，对这个环节不怎么熟悉。
我想知道，如果我的singaltab ，能得到预期的效果。我是不是可以对时序约束，分析环节这个环节，做的稍微简单点，或者不做？

发表于 2014-8-26 10:54

如果不是很复杂的设计，可以不做

发表于 2014-8-26 10:54

不约束可以满足大部分需要的

发表于 2014-8-26 14:54

gaochy1126 发表于 2014-8-26 10:54
不约束可以满足大部分需要的

请问下！如果复杂点的。signaltab,正确。是不是可以不用做时序约束？

发表于 2014-8-27 14:38

是的。

发表于 2014-8-30 09:53

学习

发表于 2014-9-12 09:30

时序约束不过可能影响产品稳定性~