[verilog] 请教Verilog中case书写用法

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 楼主| s_h_q 发表于 2015-1-6 22:54 | 显示全部楼层 |阅读模式
本帖最后由 s_h_q 于 2015-1-7 21:42 编辑

请教各位大神一下case语句的用法,
case(cnt)
3'd0:a<= 3'd0;
3'd1:a<=3'd1;
3'd2,3'd3,3'd4:a <= 3'd2;
3'd5: a<= 3'd4;
default: a<= 3'd6;
endcase

上述语句的第4行,"3'd2,3'd3,3'd4:a <= 3'd2;"可否写成"3'd2-3'd4:a <= 3'd2;"
或者有无如VHDL中类似"x2 to x4"的书写方法,不用将2,3,4用逗号隔开全部列出来

先谢过诸位
wanghengwch 发表于 2015-1-9 11:21 | 显示全部楼层
应该不行吧
littbi 发表于 2017-12-17 11:19 | 显示全部楼层
不行吧,你这样是减号
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