小调查： 赛灵思下一代产品7系列FPGA的优势是什么？
2014-8-29 16:16
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顶起来！！！！！！！！！！！！！！！！！！
verilog中的reg型变量，wire型变量初值是多少？？
2014-4-29 23:33
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a、b仿真时是红线；上板时不定，一般情况下是0。需要给其赋初值可以定义时赋值，如reg a = 1 ；或者always ...
各位大神，我的Modelsim就是波形为什么一直不变
2014-4-28 19:41
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这个程序我手里没有，但是这种程序网上一查很多，先自己看懂原理，然后自己编程吧 ...
一个verilog语法问题
2014-4-30 10:25
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对不住各位，这个语法是正确的，是我定义 address_byte位宽没有做对！
FPGA配置问题
2014-5-9 16:35
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- 1640
怎么结贴，给分后怎么总提示“分数未分配完或者分配错误”？
是cable本身的问题，已经退货，谢谢了！
目前还未固化到配置芯片内，只是jtag调试阶段
哪位同学给我推荐一款逻辑分析仪？
2014-5-13 17:51
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能不能具体点啊！！！谢谢啦，但是这个价位可以买到吗？公司预算是10~15W ...
没这么便宜的吧？给我的预算是10~15w
谢谢你！发现你很懂！前几个都理解，上位机软件支持协议这个我不太理解，我们常用的都是需要上位机支持的 ...
xilin fifo 使用
2014-5-24 18:22
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定制fifo的时候有个almost_empty选项，almost_empty是会在空之前提前拉高的
一个有趣的问题，请有兴趣的同学一起讨论！
2014-7-23 13:45
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现在回头想想，FPGA在配置完成，释放GSR时，所有寄存器是会拉低的，nreset是靠这种方式拉低来置位signal的 ...
FPGA内置RAM核读写
2014-8-14 16:02
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简单双口RAM读写时序是很好控制的，如果你改成单口RAM后，地址线会合并，控制复杂且做不到你想要的数据线 ...
FPGA影响ARM，这个问题让我一头雾水
2014-7-26 16:04
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现在回头想想，因为总线信号NWE和NRD是低有效信号，控制FPGA和flash的读写，而这两个信号在FPGA内部未锁 ...
这个问题解决了，是因为使用WE和RD信号后，FPGA向数据线发送数据，干扰了ARM的boot ...
遇到一个时序问题，劳烦各位出手相助！
2014-8-6 15:46
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这个问题，我把cpu_cs这个信号寄存了一下，再输入，就解决了
刚才图片没有弄上来，想问下，怎么直接把图贴上来啊？
关于一个io标准的问题，请各位大侠指教
2014-8-18 09:06
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- 2
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谢谢啊！还有个问题啊，就是io电平默认为lvcmos25，但是vcco却是接的3.3v电压，那FPGA高低电平输出电压分 ...
请问管脚配置中off-chip termination和IN TERM \ OUT TERM分别指什么啊？
2014-8-18 09:38
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这个应该是片外端接电阻和片内端接电阻
.ngc文件调用问题
2017-5-29 23:09
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同类型器件可以，不同类型不可以
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