CPLD菜鸟请教这个原理图是什么意思？
2013-8-6 11:11
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;P
帮我看看我这个testbench有错嘛
2013-8-5 08:05
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DVI模块的out输出有几位？
关于FPGA的IP核设计流程
2013-8-13 21:50
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是用IP，还是自己写IP然后封装？
求助关于XST中关于keep hierarchy的选项：yes、no和soft
2013-8-5 19:48
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每次只是用，还没这么看过，呵呵
延时
2013-11-8 21:10
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用时钟节拍控制
一个关于FFT核的问题
2013-8-12 20:42
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datasheet
计数器为什么会错位
2013-8-3 10:09
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时钟采的是前沿数据
即，counter在1和2相交处时钟采到计数器的值为1，条件不满足，x=0
如此当counter在4和5 ...
牛人的FPGA设计经验分享
2016-9-11 22:43
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:)
Verilog编写的控制模块,有时候正常工作,有时无**常工作
2013-8-1 19:52
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做时序约束
哪位大神给一下FFT核的用法！！！
2013-8-1 17:27
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datasheet
ARM+FPGA控制交流伺服电机转速
2015-11-2 11:52
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一路到6路总有一个映射关系啊， 这点点描述别人咋知道是什么样子的6路pwm
各位大哥，问你们点问题，求帮助
2013-8-2 12:19
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看你要存的字库有多少信息量了
FPGA使用资源问题？
2013-8-9 15:16
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生成RAM，
少用二维寄存器定义
在FPGA中怎么做字库，求解答
2013-8-2 17:37
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:)
听猴哥的，
初次编程，求大神指点
2013-7-29 21:47
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:)
写FPGA程序时遇到的严重警告，无法解决。
2013-7-31 20:34
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:)
存储问题
2013-11-8 21:14
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跨时钟域的代码如何写更好
2013-9-8 23:29
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用fifo或双口RAM来跨时钟域较好
verilog parmater的问题
2013-7-29 21:32
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恩，最近一直出差，
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