新手学习官方文档可行吗？quartus之后还需要学习什么？
2012-3-22 10:18
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嘻嘻，
关于如何更好学习FPGA静态时序约束
2012-3-22 13:10
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恩，:lol
请教一下做FPGA用什么工具流程？
2012-3-23 13:51
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ISE and Q2
modelsim
Synplify
时序设计画时序图用的软件
一款好的代码编辑软件
matlab
硬盘在足够的大哈， ...
比较器两个输入先后的问题
2012-3-22 23:16
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嘻嘻
解决方法：时序逻辑 + 时序约束
运行频率和时钟频率的区别
2012-3-23 10:02
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低了，建意时间不能满足，会出现亚稳等现象。
查看关键路径(就是报告中那些没有到100M以上的路径)，看看中逻辑延时较长还是布线延时较长，
布线延时较长 ...
仿真中给的激励的频率是期望的频率也是设计中的目标频率
时序报告里的最大频率是电路实际能跑的频率，
一般 ...
ise rom初始化大家咋搞的？？？
2012-4-25 00:01
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啊？
o，
啊？
呵呵，
i am so sorry!
没有啦，嘻嘻，:lol
生成ROM时，添加.coe文件。
.coe文件中按规定格式存放初始化数据。
选型
2012-3-28 08:33
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spartan3是老片子，没有优势，估计都快停产了，强烈建意用spartan6
建意用spartan6 lX4 or lx9的片子看看，内核电压1.2V，且是新片子，性价比有一定的优势，老片子快停产的， ...
请教：ISE中modelsim后仿过不了，怎么直接定位问题？
2012-3-29 08:52
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是不是有不可综合的语句在，后仿真（即综合后仿真），一些不综合的语句综合器会被忽略了。 ...
程序实现问题，诡异的报错~
2012-6-19 14:26
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- 6573
ODDR2 #(
.DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1"
.INIT ...
用chipscope捕下输出端口的信号看看是不是有信号输出，来确定是片内问题还是片外问题。chipscope的采样时钟 ...
chipscope捕信号看的，还是说用外接示波器看的？
PIN "gen_freq1/clkout3_buf.O" CLOCK_DEDICATED_ROUTE = FALSE;
将这句写入.ucf试试
[求助]FPGA布线后仿真的问题
2012-3-28 09:11
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正常，后仿真中包括了器件的延时，
多位的数据的器件延时有可能不同，所以不会是同时变化的，就看到了一些 ...
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