如何用Verilog描述 SPI 16bit数据的传输？
2013-5-20 16:31
- FPGA论坛
- 13
- 2607
......
......
FPGA
2013-5-16 22:51
- FPGA论坛
- 5
- 1617
好像没听说过，前面的工程师难道没有将code留给公司
使能时钟的问题
2013-5-17 22:43
- FPGA论坛
- 8
- 4201
不奇怪，这是理论情况，在理论情况下分析，即 cnt为0的那个时钟沿采到en 为1，原因是：时钟采的是前沿
在 ...
什么叫“完全由硬件实现”？
2013-5-19 23:15
- FPGA论坛
- 14
- 1978
......
请求高手讲解一下各种加载文件的结构
2013-5-15 22:50
- FPGA论坛
- 12
- 2945
......
请教：关于程序不稳定的问题
2013-5-16 22:59
- FPGA论坛
- 30
- 4816
时序约束分4类：
1，输入端口到第一级寄存器
2，寄存器到寄存器
3，最后一级寄存器到输出端口
4，输入到 ...
......
感觉应该是楼主对时序的设计有点乱，从描述来看可能存在如下情况，例：
1，代码放的位置不同，时序有可能不 ...
modelsim后仿真正确，但实际不对
2013-5-16 23:05
- FPGA论坛
- 13
- 3788
组合逻辑会出现毛刺。
产生的的原因是：clkcount各个位的变化不一致，使uartclk不准 ...
quartus软件越来越大,大家如何应对啊
2013-5-15 16:33
- FPGA论坛
- 7
- 2193
目标芯片的按装可以选择性按装。FPGA的工程软件确实不小，对机子配置的要求也高，呵呵， ...
用什么语言写fpga测试文件
2013-12-31 15:53
- FPGA论坛
- 11
- 2189
:lol
听猴哥的没错。
:)
各位大神，请教CH372设置工作方式的问题
2014-3-7 00:59
- FPGA论坛
- 8
- 2658
帮顶
请教关于AD采样和sram保存数据的问题
2020-3-15 23:45
- FPGA论坛
- 10
- 3659
可以的，也可以边采边传，
贴出一段Verilog的程序，请教~
2013-5-13 20:52
- FPGA论坛
- 13
- 2263
Q2能综合三个都是沿的敏感变量，这不太可能，查查code
求问：目前fpga最高时钟逻辑可以达到多高？
2013-10-21 22:33
- FPGA论坛
- 29
- 9392
;P
FPGA LVDS 输入悬空的时候状态变化问题求解
2013-5-9 23:36
- FPGA论坛
- 17
- 4123
......
FPGA如何学习，都需要哪些方面的知识？
2013-5-14 16:09
- FPGA论坛
- 35
- 3891
......
能熟练做到上面几点，就相当不错了，余下的就是实战了
2
3
近期访客