数字设计&verilog 每周一练（一 二）
2024-11-27 09:18
- EDA 技术
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貌似复杂了点，可以不用状态机。另外如果要用状态机，最好用3段式的经典写法。
always @(posedge keyclk) ...
代码不错，不过最好把输出改成寄存器输出，而不是组合逻辑输出。
always @(posedge pwmclk)
if(pwmrst_ ...
亚稳态分析
2016-5-24 10:00
- EDA 技术
- 78
- 98045
在实际电路设计中，可以根据实际情况作一些变通，并不是所有跨时钟域的信号都一定要加同步器的。根据亚稳态 ...
怎样得到这样的4倍频（有图）？
2013-1-4 17:58
- EDA 技术
- 2
- 1411
单纯用数字电路是无法实现的吧？即使可以，可靠性和一致性也很差的吧
关于MASK型MCU的疑问
2013-1-4 11:24
- EDA 技术
- 4
- 2624
不一定，要看是哪种mask.我记得有一种mask是很难**的
dc综合求助
2013-1-11 11:54
- EDA 技术
- 2
- 1880
直接打开lib文件看就可以了
有谁能说ARM有哪些过人之处？
2013-1-4 10:58
- EDA 技术
- 1
- 1665
我认为主要不是技术上的问题，而是商业环境和产业链的问题。ARM现在已经形成了成熟的商业环境，有很多第三 ...
IC菜鸟问个关于工艺的问题
2013-2-6 22:23
- EDA 技术
- 8
- 2569
对纯数字电路来说，工艺不同，你的设计能够运行的最大速度，功耗，以及成本都不同。一般来说，对于同一个设 ...
请教：大家关于异步FIFO的问题
2010-3-31 17:23
- EDA 技术
- 6
- 2744
同意4楼，
还要考虑最后一笔数据不满16位的情况
求助一个语法问题
2010-3-31 17:32
- EDA 技术
- 6
- 2035
更正
//改法2
assign output_1 = ((temp8)) ? 1'b0 : 1'b1;
这样2个波形才一样
主要是第二个block的问题。还有reset的问题，同意楼上。
有几种改法：
//改法1：
always @(posedge clk or ...
数字IC中出现亚稳态该如何解决
2010-3-26 15:33
- EDA 技术
- 5
- 4860
亚稳态：可能是0，可能是1，可能不是0也不是1；
不定态：可能是0，可能是1；
这2个概念有点不同，亚稳态是 ...
IC设计是不是就是FPGA设计?直没整明白
2010-5-23 12:32
- EDA 技术
- 21
- 8378
个人理解：
FPGA设计可以有2种理解，
一种是设计FPGA本身，这个就不多说了；
另一种是利用FPGA来实现一 ...
I2C协议中的疑问，请求帮忙！
2010-5-10 12:22
- EDA 技术
- 5
- 2938
2楼的正解，把stop改成restart
USB保暖手套的原理有人知道吗？
2010-4-28 10:37
- USB技术专区
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- 6915
名为USB，实为热得快
福华(上海)微电子早己关门，拖欠员工薪水已半年，
2010-1-11 11:21
- EDA 技术
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- 3476
顶！确有其事！！
cortex-m0的中断向量问题
2009-11-6 09:18
- ARM技术论坛
- 10
- 5509
NND，不能结贴，提示“给分和总分不符，请重新分配”
见另一关于 --first= 的帖子
armlink 中option --first 的用法问题
2009-11-5 08:48
- ARM技术论坛
- 3
- 3029
最后发现是 --first= 后面跟的这个*.o的文件不能带路径。 奇怪了，有点弱啊！ ...
高电平输入电压和低电平输入电压
2013-1-27 22:38
- EDA 技术
- 10
- 3412
把datasheet上面关于电气特性的table贴上来看看
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