Verilog 简明教程
2024-11-27 09:15
- FPGA论坛
- 60
- 24707
顶猴哥
MIG 产生DDR2_SDRAM 总结（大牛就不要看啦 ）
2020-7-28 14:14
- FPGA论坛
- 12
- 3379
虽然不用xilinx，但是学习一下！
写法不同综合出的结果有什么差异
2014-3-6 18:48
- FPGA论坛
- 2
- 1678
考虑{BDSP_A19,BDSP_A18,BDSP_A17} == 3'b101和wrclken==1的情况？
【分享】Cyclone II使用JIC文件烧写必须掉电才能正确运行
2014-1-4 10:25
- FPGA论坛
- 6
- 3169
AS模式不用掉电啊，这个我确定。当然掉电之后，数据还在。:handshake
我记得以前不需要掉电的啊，难道我记错了。。。
QuestaSim 10.1d分享（貌似比Modelsim功能强大）
2016-12-15 16:20
- FPGA论坛
- 12
- 8209
:victory::victory::handshake:handshake
sorry，昨天让我对面的试了一下，是可以的，不知道现在怎么又不行了。要不你再试试？ ...
现在呢？？
百度云盘也太不好用了吧。。。
终于分享成功了。。。
【TI产品】+我手边的TI产品，兼新年散分
2015-5-12 15:19
- 德州仪器MCU
- 38
- 6145
LZ，我的SF啊
关于Quartus II 13.0输入括号（）的问题
2014-2-19 20:21
- FPGA论坛
- 6
- 2800
你还需要分啊。。。。
谢谢哦！
可用串口配置的SDRAM控制器，附实现工程、源码和仿真~~
2016-5-12 13:56
- FPGA论坛
- 30
- 7137
楼上歪楼了啊，我也想仿真一下SDRAM，借鉴一下楼主的！
CPLD如何实现频率相加
2014-2-24 22:18
- FPGA论坛
- 11
- 1993
是不是没测准，60MHz有千分之一的误差？7.324kHZ也有误差？
FPGA上电瞬间IO管脚输出的高电平怎么消除？
2016-4-13 11:26
- FPGA论坛
- 16
- 16054
:handshake
有没有副作用？
我也遇到了这个问题，顶上去，看牛人怎么解决的！
FPGA和单片机的串行通信接口设计
2014-8-1 01:17
- FPGA论坛
- 13
- 1930
http://bbs.**/thread-378871-1-2.html
给楼主两个参考，一个是链接里的48MHz的时钟，一个是附件里的50MHz ...
使用Qii11.0时下载出现问题
2014-3-21 16:38
- FPGA论坛
- 6
- 2487
能不能描述详细一点？AS烧写使用.pof文件，是不是楼主没有选对？当然楼主应该不会犯这种低级错误。。。 ...
2
3
近期访客