请教一个VERILOG程序的问题
2014-7-29 09:37
- FPGA论坛
- 15
- 2388
加上default情况。
另外调不出来是怎么个情况？无输出？还是输出不对？
一个关于QUARTUS II 12.0 的SignalTap ii logic analyzer的问题，求助
2016-1-15 22:11
- FPGA论坛
- 16
- 3634
采样时钟多少？频率不能太高，太高波形会不正常。
modelsim能保存之前的设置吗
2014-7-20 12:17
- FPGA论坛
- 3
- 1568
波形窗口 点保存 ，保存为一个wave.do文件。
下次可以运行这个的do文件，波形窗口的信号和设置都是上次的。 ...
ALTLVDS_TX和ALTLVDS_RX的问题
2014-7-23 20:35
- FPGA论坛
- 8
- 3905
我也没实际用过这个，手册上没写吗？
这种现象正常吧，接收端根本不知道你那个bit是开头，所以解串后可能正确也可能错位，而且错几位都有可能。 ...
关于FPGA的后缀
2014-6-19 18:54
- FPGA论坛
- 4
- 949
看芯片手册，一般都有说明
有关分频器的问题，同样的程序却是异样的结果
2014-6-21 15:06
- FPGA论坛
- 6
- 1972
你给个初始值试试。
SIGNAL temp: INTEGER RANGE0 TO 8:= 0 ;
试试~
Fpga加载不运行
2014-6-4 12:40
- FPGA论坛
- 5
- 3657
那先写个最简单的程序，对两个LED灯或者容易量的一个管脚信号 分别置0和1，看看是否起作用。 ...
烧写程序failed？？JTAG方式烧写错误？那就是程序没写入，当然 不工作了
xilinx的iMPACT 工具软件可单独下载安装吗？？？
2018-4-24 10:41
- FPGA论坛
- 9
- 16141
现在不行了
初学者对一段程序的疑问，请大家帮忙讲解。
2014-6-2 16:55
- FPGA论坛
- 5
- 1894
明显代码有错啊！
语法报错！always敏感信号对其内部if语句的影响？
2014-6-24 17:09
- FPGA论坛
- 5
- 2003
基本语法。找本书看看范例吧
管脚兼容，但逻辑不同怎样写？
2014-6-16 19:43
- FPGA论坛
- 6
- 1047
如果是VHDL的话可以根据参数来选择结构体内的代码。
貌似verilog 2001也支持了，不是太了解verilog. ...
libero ide里器件不全是怎么回事
2015-7-4 18:09
- FPGA论坛
- 4
- 1274
会不会有单独的器件安装包？？
FPGA 烧入程序不立马执行
2014-7-19 17:10
- FPGA论坛
- 23
- 3853
没有指示灯就用示波器量一下那个配置完成的管脚看看吧
代码直接对LED赋值的？
你直接让LED常亮试试。
另外程序加载成功的指示灯亮的正常吗？ ...
FPGA配置灯有吗？就是配置完成后亮起来的灯。
另外你的点亮LED灯受不受复位信号的控制，复位是外部引进来 ...
你怎么判断的执行？
JTAG下载完成后？还是上电后？？
2
3
近期访客