用FPGA能产生1nS脉冲吗？
2018-8-3 20:46
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看你的帖子，应该是对这个问题考虑比较成熟了，但是你问只取一个出来是什么意思？
我以Q为方波来说明产生 ...
1ns脉冲，绝对没有问题。FPGA产生窄脉冲的主要问题是端口的爬坡率不够。
我给一种方案，以供参考。例如要产 ...
各位高手，现在有一个1ns的窄脉冲，不知道该怎么检测出来
2024-1-22 10:11
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直接用这个信号作为一个触发器的时钟即可，普通的FPGA对输入时钟脉冲高电平或低电平宽度要求不超过0.3ns ...
新手上路求帮助
2018-2-28 15:54
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1. 要做一个随机数发生器，比如伪随机序列
2. 根据输入和触发条件产生n个随机数
3. 把随机数映射到0~19整数 ...
fpga 三段式状态机状态跳转问题？
2018-2-9 22:25
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我今天实在是闲的无聊，四下转转, 打发点时间。
先不管你想表达什么逻辑，仿真图是很清楚的
可以看出你定义 ...
FPGA开发 读写内存 价格不是问题
2018-10-31 14:26
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FPGA从上电到配置结束是需要时间的，不管是什么内存，替换方式是难以想象的。被动监测或许可以一试。 ...
程序语句的问题
2018-2-7 11:19
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14行改成 shift = numb;
如何实现上下管pwm互锁？？？
2018-2-24 11:02
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这个问题还没有解决？
首先rst在设计中无用，可删除。
其次，如果所云上下管没有优先级的话，那么我们就定 ...
b_in&手抖写错了
b_out
这是一个简单的按键控制数码管，我却找了三天的问题
2018-2-5 16:02
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signaltap有这个毛病，不过只记得以前碰到过一次，也没有关心。
直接加到9的问题应该是按键没有去抖所致 ...
如何设计单位增益FIR IP核
2018-2-2 21:59
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那，怎么能说成100dB呢？
FPGA 三段式状态机 状态改变条件成立，实际状态并未改变...
2018-2-1 10:55
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由第二段明显看出： 在time_ones == T2S时nstate ！=IF_PDH_OK
那么第三段：case(nstate) IF_P ...
[求助]FPGA+USB_cy7c68013实现
2018-1-20 22:39
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与异步和同步没有关系，
cy7c68013的驱动有没有问题？可以在FPGA侧做得简单点来验证USB管道是否接近满速。 ...
FPGA设计过了几年后才出现的奇怪问题
2018-1-5 09:22
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猜测：CPU以读写RAM方式和FPGA通信，那么片选、读写控制、地址总线和数据总线在时序上的先后对齐关系要保证 ...
初学请教
2017-12-4 16:14
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从信号名字上看CLK_COUNTER是以32768Hz晶振计数的计数器，估计是用于RTC。
那么CLK_COUNTER(14)的周期刚好 ...
玩转VHDL014-SDR驱动器
2017-11-10 14:58
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系统故障，导致重发，不能删帖，只好空回复。
SDR驱动器实现
以SDRAM_HY57V.vhd为例。为行文语句流畅，下文在不引起混淆的情况下简记为。
由于HY57V每 ...
行6：clock为系统时钟，50M~100M范围。
行1~5为连接HY57V同名引脚，CLK、LDQM和UDQM在模块中未给出，电路 ...
玩转VHDL013-4x4按键扫描
2017-11-4 00:05
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小结
本示例中，用P1K来控制1ms时间，而没有用C1K的最高位作为时钟已在贴010和011中论述。
行11~14是对kCod ...
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