FPGA 选型
2015-7-20 09:13
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xiinx的K7、V7系列，altera的stratix IV系列等。
fpga内部的ram远大于128KB。
求助~~FPGA如何实现对cameralink数据传输的控制
2015-7-5 21:51
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看看协议和sdram的时序，应该比较简单
光模块 在不插光纤的时候 ，serdes能接收到其发过来的数据
2015-7-3 07:53
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没插光模块，电路信号是随机噪声，当然有数据，但你的serdes时钟不能lock。
自然光不可能耦合到光模块，光 ...
Xilinx Spartan-6 FPGA SP605 价格多少合理？
2015-3-15 19:32
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建议买个zynq，科通的，便宜而且正品！
spartan6芯片已是老型号，很多zynq有的特性，spartan6都没有！zynq ...
我脸皮厚点，谁做过FPGA控制GPS模块通讯 Verilog的
2014-8-1 15:21
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没有做过。fpga和gps之间的控制是并行的还是通过串口？
坑人的Vivado！！！
2019-12-2 09:18
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一直还没有用vivado，但从xilinx的宣传来看，这是一个趋势
如何把外部输入的异步的脉冲信号倍频
2013-8-15 08:51
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dcm不可以，有最低频率要求
将异步信号延迟，然后异或，就是倍频。 不过这个脉冲很窄，另外需要对硬件底层很熟悉！ ...
跨时钟域问题
2013-8-15 18:38
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直接打两拍也是不可靠的。譬如在clka时钟域，数据开始是0x00，下一个数据是0x03，注意bit0和bit1 ...
大家觉得没做过FPGA板子的实验，可以找到FPGA的工作么？
2013-8-7 15:10
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fpga一定要动手做实验，把自己想的，用代码写下来并调试，一定要亲力亲为！
fpga博大精深，其实任何一个专 ...
跨时钟域的代码如何写更好
2013-9-8 23:29
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网上搜搜异步fifo的设计，很多经典的**和讨论。
异步fifo的设计，其实就是跨时钟域的设计，其中的空、满、 ...
Virtex6如何输出时钟驱动3.3V的电平？
2014-2-25 11:25
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1、200Mhz的信号，可以走单端的吗？一般都是差分电平，或者特殊电平，很少是cmos或者TTL。
2、3.3V的IO的VI ...
ODDR2 的延时问题
2013-2-17 11:34
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也是怀疑驱动的时钟不一致
Xilinx 7系列FPGA使用之CLB
2013-2-20 20:15
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顶这种原创的
致“赛灵思FPGA世界论坛”网友信
2013-2-27 18:47
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一个建议：
为何要关闭21ic上的xilinx论坛呢？很多人是上了21ic以后，才经常关注xilinx论坛。21ic是一 ...
学习FPGA
2012-12-11 14:34
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**眼熟
FPGA+DSP多通道数据采集和处理电路的时钟分配问题
2012-12-9 13:07
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时钟应该采用分发芯片，时钟的延迟、抖动都可以控制。
adc的时钟作为fifo的写时钟，有点欠妥，从fpga的 ...
请教大侠spartan-6 ISERDES2的phase detector原理
2012-11-23 20:53
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7系列的所有架构是统一的，a7、K7、V7结构类似，价格差异很大，选择余地很广。我们已经准备使用K7系列的， ...
这个确实不好懂！我看了一段时间，也是云里雾里，网上的很多手册、包括网站，讲的都不是很详细，后来问过fa ...
郁闷！资源装不下了。。。
2012-10-31 11:23
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是不是时钟太多了？bufg用在时钟上面较多
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