verilog状态机看不到状态图
2013-1-13 22:22
- FPGA论坛
- 7
- 7920
难道是Quartus软件的bug?都这么推荐我换...
verilog状态机看不到状态图
2013-1-14 21:52
- FPGA论坛
- 3
- 2639
其实怀疑是软件的问题。
我学长说altera的软件有时会出bug
我不知道怎么回事，但是仿真可以应该就没什么 ...
程序有虫子，求大家帮忙找找(状态机部分)
2013-1-13 15:50
- FPGA论坛
- 13
- 2087
嗯。其实后面把时钟沿又改过来，仿真也是可以的。所以应该是没有清零。
在其他地方也见过将clk反向的，所 ...
程序还有一个bug，需要对cnt1进行清零。
HIGH :
begin
SH
原来如此。懂了，谢谢你。
希望以后有问题可以多多指教。
分也给你了。
...
你太厉害了。
我把时序部分的posedge clk改为negedge clk这部分就可以了。
但是我不知道为什么。
求解求 ...
cnt是对12M计数，clk也是12M
module state(clk,rst,cnt,SH,F1);
input clk; //12M
input rst;
input[7:0] cnt;
output SH,F1;
reg ...
FPGA的学习进阶流程
2013-1-23 22:04
- FPGA论坛
- 20
- 4212
要过年了，累了，烦了，想换工作
2013-2-1 18:47
- 电子技术交流论坛
- 51
- 7964
诚心拜师学好电子
2013-1-25 13:52
- 电子技术交流论坛
- 24
- 4504
Zedboard上的NTShell移植 以及 双串口软件测试
2013-3-29 22:20
- FPGA论坛
- 10
- 2135
FPGA控制D液晶
2013-2-27 13:24
- FPGA论坛
- 0
- 2324
有关FPGA硬件结构LUT
2013-3-28 18:12
- FPGA论坛
- 7
- 3350
我这电脑可安装ISE14.1吗
2013-3-30 23:00
- FPGA论坛
- 37
- 5197
2
3
近期访客