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一个关于verilog的程序,请教下!!

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zhaigch|  楼主 | 2010-3-26 22:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, Output, TPU, ni, npu
module counter4(tb,clk,dataout,cin);
input wire tb,clk;
output reg [3:0] dataout;
output reg cin;
always @(posedge clk)
begin
if(tb==1)
begin
  dataout<=0;
  cin<=0;
end
else
begin
  dataout<=dataout+1;
  if(dataout==15)
   cin<=1;
  else
   cin<=0;
end
end
endmodule

这个程序怎么才能实现,异步清零功能!

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汉江之源| | 2010-3-27 09:42 | 只看该作者
你想在哪里实现啊？？

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zhaigch|  楼主 | 2010-3-27 14:03 | 只看该作者
就是在程序中加入一个输入量，使他为高电平时，输出直接为零，不必等时钟到来时才为零！

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地板
zhaigch|  楼主 | 2010-3-28 22:26 | 只看该作者
我知道了！哎，我好无知呀！！书本的力量是强大的呀

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