[FPGA] 怎样用Tcl添加一个Core Generator生成的IP Core到ISE工程中?

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 楼主 | 2018-6-18 14:05 | 显示全部楼层 |阅读模式
需要哪些文件和命令?

我用  xfile add fifo_80b.xco  命令,在Transla的时候报错:

ERROR:NgdBuild:604 - logical block 'U_ARP_RESP_MSG/U_FIFO' with type 'fifo_80b'
   could not be resolved. A pin name misspelling can cause this, a missing edif
   or ngc file, case mismatch between the block name and the edif or ngc file
   name, or the misspelling of a type name. Symbol 'fifo_80b' is not supported
   in target 'virtex6'.

谢谢。
| 2018-6-18 23:01 | 显示全部楼层
最好的办法是   先手动完成  然后将tcl命令存下来执行

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