[FPGA] 无毛刺的时钟切换电路

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gaochy1126 发表于 2025-9-28 17:29 | 显示全部楼层 |阅读模式
burgessmaggie 发表于 2025-9-28 19:19 来自手机 | 显示全部楼层
资料很好。谢谢楼主!                                 

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olivem55arlowe 发表于 2025-9-28 19:19 来自手机 | 显示全部楼层
资料的确是很全面                                 

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hudi008 发表于 2025-9-28 19:20 来自手机 | 显示全部楼层
资料够全的,多谢分享                                 

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tifmill 发表于 2025-9-28 19:20 来自手机 | 显示全部楼层
资料还是相当全面的                                 

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pentruman 发表于 2025-9-28 19:21 来自手机 | 显示全部楼层
谢谢lz分享,很有用                                 

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ccook11 发表于 2025-9-28 19:21 来自手机 | 显示全部楼层
共享的资料比较详细  谢谢                                 

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primojones 发表于 2025-9-28 19:21 来自手机 | 显示全部楼层
正准备学习的朋友推荐下载。                                 

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chenci2013 发表于 2025-9-28 19:22 来自手机 | 显示全部楼层
楼主太好了,非常感谢            

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rosemoore 发表于 2025-9-28 19:22 来自手机 | 显示全部楼层
以后多交流交流                  

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janewood 发表于 2025-9-28 19:23 来自手机 | 显示全部楼层
谢谢lz分享,很有用                                 

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juliestephen 发表于 2025-9-28 19:23 来自手机 | 显示全部楼层
有时间需要好好看看   不错                                 

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 楼主| gaochy1126 发表于 2025-9-28 19:42 | 显示全部楼层
需验证切换瞬间的毛刺、时钟完整性及亚稳态情况‌

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 楼主| gaochy1126 发表于 2025-9-28 19:42 | 显示全部楼层
需在SDC文件中明确时钟切换路径的时序要求‌
                  

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 楼主| gaochy1126 发表于 2025-9-28 19:42 | 显示全部楼层
时钟门控需与无毛刺切换结合,避免动态功耗异常‌

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 楼主| gaochy1126 发表于 2025-9-28 19:43 | 显示全部楼层
需特别关注选择信号到DFF的路径、DFF间反馈路径的建立/保持时间‌

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 楼主| gaochy1126 发表于 2025-9-28 19:43 | 显示全部楼层
必须在两个时钟源均为低电平时完成切换,避免高电平切换导致的毛刺‌

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 楼主| gaochy1126 发表于 2025-9-28 19:43 | 显示全部楼层
通过反馈机制确保切换时先切断当前时钟,再启用新时钟‌  

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