求助：modelsim中如何对VHDL仿真

发表于 2013-10-16 23:15

能用verilog的测试码么，如果能用该如何用呢，谢谢了

发表于 2013-10-17 08:52

modelsim支持混合仿真

发表于 2013-10-17 09:50

可以的。直接调用就行。

发表于 2013-10-17 12:06

ococ 发表于 2013-10-17 09:50
可以的。直接调用就行。

请问在开头写什么呢，
比如对verilog测试时，开头写
`timescale 1ns/1ns
`include "./datacheck.v"
如果对VHDL测试的话该如何写呢

发表于 2013-10-17 12:06

haitaox 发表于 2013-10-17 08:52
modelsim支持混合仿真

请问在开头写什么呢，
比如对verilog测试时，开头写
`timescale 1ns/1ns
`include "./datacheck.v"
如果对VHDL测试的话该如何写呢

发表于 2013-10-17 12:36

命令行里输入 vsim -t ps，ps就是仿真精度是1ps

发表于 2013-10-17 12:36

verilog和VHDL是一样的

发表于 2013-10-17 15:28

nm2012 发表于 2013-10-17 12:06
请问在开头写什么呢，
比如对verilog测试时，开头写
`timescale 1ns/1ns

把VHDL模块当做verilog的一个模块就可以了。你用verilog写testbench就可以。在testbench里面按照调用verilog模块的方法来调用VHDL模块就可以。

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