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基于fpga的信号与处理 FFT 傅里叶变换 attachment
2018-9-11 10:17 0 1535
[modelsim] modelsim无法建立project
2018-9-7 11:02 0 1549
[FPGA] FPGA设计整洁代码3-信号命名和定义应该明确
2018-9-4 09:15 0 846
[FPGA] FPGA反推法应用实例——检查代码 attachment
2018-9-1 15:16 0 992
[FPGA] FPGA代码整洁之道(2)
2018-8-31 09:59 0 1030
百度基于FPGA的加速平台怎么用
2018-8-30 20:34 0 872
[FPGA] FPGA 干净的代码是程序员的核心技能
2018-8-30 14:53 0 949
[FPGA] FPGA实际应用案例--通过反推检查代码
2018-8-27 10:06 0 774
有关100M系统时钟下赋值时序出错的问题 新人帖 attach_img
2018-8-23 11:51 0 791
请教一个关于QUARTUS 13.1状态机设置的问题 新人帖 attach_img
2018-8-18 19:57 0 1183
[FPGA] 基于FPGA的信号处理教程
2018-8-13 11:06 0 976
[FPGA] 基于fpga的信号与处理视频
2018-8-9 21:34 0 1320
[verilog] 初学者请大家帮忙看看这段代码到底错在哪儿了?找了一..... 新人帖 attach_img
2018-8-8 16:20 0 1064
[CPLD] 有谁有maxv的晶振电路设计方面的资料
2018-8-8 11:45 0 947
[FPGA] 转FPGA FAE ,请问各位技术面试主要面哪些内容
2018-8-4 08:56 0 1392
[FPGA] 现在想要安装ACTEL的libero11.8是不是只能用64位系统了。
2018-8-3 14:38 0 1382
[FPGA] 两条DDR2怎样组成32bit数据读写 新人帖
2018-8-1 23:10 0 1309
[FPGA] FPGA 新人帖
2018-8-1 10:12 0 652
[FPGA] 参数宏定义不懂 新人帖
2018-7-29 17:34 0 1294
[verilog] ADC数字校准中,在testbench可以用小数分数的形式用于计算? 新人帖
2018-7-28 08:05 0 1670
[FPGA] fpga 时序约束讲解视频 attach_img
2018-7-18 15:34 0 1506
[CPLD] 用USB BLASTER 的JTAG口 给EPM7604烧录 连接TDI TDO TMS TCK四根线... 新人帖
2018-7-16 14:01 0 1441
[FPGA] Cadence 17.2 (仅供交流)
2018-7-13 16:47 0 2377
vivado**版下载 attachment
2018-7-11 14:47 0 1712
[FPGA] 小型FPGA实现128KB采样率,有什么推荐的吗?
2018-7-10 15:09 0 964
modelsim下载 attachment
2018-7-10 14:48 0 2054
[FPGA] 仿真器连接不到设备 新人帖
2018-7-3 16:25 0 1096
[FPGA] spartan6全局时钟信号想驱动内部非时钟逻辑引脚如何做?
2018-6-21 10:13 0 1159
[FPGA] 勇敢的芯伴你玩Altera FPGA连载74:基于SignalTap II的超声波测. attach_img
2018-6-6 16:22 0 1301
[FPGA] 有需要合肥这边工作的大神么 新人帖
2018-6-6 09:45 0 1024
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