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物理综合DCG解密中,DCG中如果有大量timing violation, 要怎么修?
2018-9-11 11:44 0 276
物理综合DCG解密中,DCG综合的时候要求floorplan或者其他一些物理信息来保证一致性, 物理信息变化是否会影响DCG综合的结果?
2018-9-11 11:42 0 257
物理综合DCG解密中, 一般影响floor plan的因素有哪些?
2018-9-11 11:40 0 240
物理综合DCG解密中,DCG比DC好,那和Fusion比呢? 哪个效果好?
2018-9-11 11:38 0 363
用D触发器做个二分频的电路,画出逻辑电路?
2018-9-11 11:36 0 317
latch与register的区别,为什么现在多用register?
2018-9-11 11:34 0 383
"用与非门等设计全加法器?
2018-9-11 11:32 0 405
画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)?
2018-9-11 11:30 0 419
用一个二选一mux和一个inv实现异或?
2018-9-11 11:28 0 386
画出NOT,NAND,NOR的符号,真值表等的电路?
2018-9-11 11:26 0 628
用mos管搭出一个二输入与非门?
2018-9-11 11:24 0 720
为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?
2018-9-11 11:22 0 113
给出一个门级的图,又给了各个门的传输延时,问关键路径是什么?
2018-9-11 11:20 0 164
一个四级的Mux,其中第二级信号为关键信号 如何改善timing.?
2018-9-11 11:18 0 413
说说静态、动态时序模拟的优缺点?
2018-9-11 11:16 0 426
多时域设计中,如何处理信号跨时域?
2018-9-11 11:14 0 199
MOORE 与 MEELEY状态机的特征有哪些?
2018-9-11 11:12 0 150
IC设计中同步复位与异步复位的区别?
2018-9-11 11:10 0 345
你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?
2018-9-11 11:08 0 287
什么是竞争与冒险现象?怎样判断?如何消除?
2018-9-11 11:06 0 199
什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
2018-9-11 11:04 0 135
用flip-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage?
2018-9-11 11:02 0 572
寄生效应在IC设计中怎样加以克服和利用?
2018-9-11 11:00 0 162
IC设计前端到后端的流程和EDA工具是?
2018-9-11 10:58 0 189
查找表的原理与结构是什么?
2018-9-11 10:56 0 168
HDL语言的层次概念是指?
2018-9-11 10:54 0 555
Xilinx中与全局时钟资源和DLL相关的硬件原语是什么?
2018-9-11 10:52 0 239
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?
2018-9-11 10:50 0 207
请问一下什么是时钟抖动?
2018-9-11 10:48 0 208
FPGA芯片内有哪两种存储器资源?
2018-9-11 10:46 0 179
锁存器(latch)和触发器(flip-flop)区别是什么?
2018-9-11 10:44 0 334
对于多位的异步信号如何进行同步?
2018-9-11 10:42 0 238
FPGA设计工程师努力的方向包括哪些方面?
2018-9-11 10:40 0 137
附加约束的作用有哪些?
2018-9-11 10:38 0 118
时序约束的概念和基本策略是什么?
2018-9-11 10:36 0 193
FPGA设计中对时钟的使用有哪些(例如分频等)?
2018-9-11 10:34 0 159
FPGA设计中如何实现同步时序电路的延时?
2018-9-11 10:32 0 221
同步电路和异步电路的区别是什么?
2018-9-11 10:30 0 362
时序设计的实质是什么?
2018-9-11 10:28 0 359
建立时间与保持时间的概念分别是什么?
2018-9-11 10:26 0 100
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