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画出CMOS电路的晶体管级电路图,实现Y=AB+C(D+E)？ CMOS 晶体管电路图冰糖炖雪梨 2018-9-11 11:30* 0 418
用一个二选一mux和一个inv实现异或？异或白闻不如怡见 2018-9-11 11:28 0 379
画出NOT,NAND,NOR的符号,真值表等的电路？ NAND 电路 ANSI 车水马龙 2018-9-11 11:26 0 612
用mos管搭出一个二输入与非门？ MOS MOS管与非门白闻不如怡见 2018-9-11 11:24 0 719
为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大? 求关注啊 2018-9-11 11:22 0 104
给出一个门级的图,又给了各个门的传输延时,问关键路径是什么？延时一亚麻怡 2018-9-11 11:20 0 158
一个四级的Mux,其中第二级信号为关键信号如何改善timing.？ Timing 信号 TI 你画我瞎 2018-9-11 11:18 0 404
说说静态、动态时序模拟的优缺点？时序模拟电路第十代火影 2018-9-11 11:16 0 412
多时域设计中,如何处理信号跨时域？信号时域博斯 2018-9-11 11:14 0 183
MOORE 与 MEELEY状态机的特征有哪些？白板就是这个 2018-9-11 11:12 0 150
IC设计中同步复位与异步复位的区别？ IC设计同步复位 kaloulin 2018-9-11 11:10 0 340
你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗？ COM TTL 逻辑电平博斯 2018-9-11 11:08 0 285
什么是竞争与冒险现象?怎样判断?如何消除? 社畜一枚 2018-9-11 11:06 0 195
什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求? 硬件菊江先生 2018-9-11 11:04 0 127
用flip-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage？ Current 加法器没名字的人 2018-9-11 11:02 0 551
寄生效应在IC设计中怎样加以克服和利用？ IC设计 ic C设计博斯 2018-9-11 11:00 0 160
IC设计前端到后端的流程和EDA工具是？ EDA IC设计 ic 怎么叫都可以 2018-9-11 10:58 0 187
查找表的原理与结构是什么？丑帅丑帅的 2018-9-11 10:56 0 156
HDL语言的层次概念是指？ HDL hdl语言 hd スモモ 2018-9-11 10:54 0 553
Xilinx中与全局时钟资源和DLL相关的硬件原语是什么？ XILINX 时钟硬件スモモ 2018-9-11 10:52 0 223
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？ FPGA PGA 王将 2018-9-11 10:50 0 201
请问一下什么是时钟抖动？时钟时钟抖动小小的人呀 2018-9-11 10:48 0 204
FPGA芯片内有哪两种存储器资源？ FPGA FPGA芯片 PGA 卡拉瓦乔 2018-9-11 10:46 0 172
锁存器（latch）和触发器（flip-flop）区别是什么？ Latch 触发器河童 2018-9-11 10:44 0 327
对于多位的异步信号如何进行同步？信号异步社畜一枚 2018-9-11 10:42 0 228
FPGA设计工程师努力的方向包括哪些方面？ FPGA FPGA设计 PGA 稻花香1号 2018-9-11 10:40 0 136
附加约束的作用有哪些？奔跑的猫ちゃん 2018-9-11 10:38 0 115
时序约束的概念和基本策略是什么？时序电子学长 2018-9-11 10:36 0 192
FPGA设计中对时钟的使用有哪些（例如分频等）？ FPGA FPGA设计 PGA 那个叫黑的人 2018-9-11 10:34 0 154
FPGA设计中如何实现同步时序电路的延时？ FPGA设计同步时序电路异步稻花香1号 2018-9-11 10:32 0 215
同步电路和异步电路的区别是什么？同步电路异步电路一亚麻怡 2018-9-11 10:30 0 360
时序设计的实质是什么？时序时序设计小小的人呀 2018-9-11 10:28 0 350
建立时间与保持时间的概念分别是什么？一亚麻怡 2018-9-11 10:26 0 97
为什么触发器要满足建立时间和保持时间？触发触发器无幻 2018-9-11 10:24 0 155
什么是亚稳态？为什么两级触发器可以防止亚稳态传播？触发触发器冰糖炖雪梨 2018-9-11 10:22 0 249
系统最高速度计算（最快时钟频率）和流水线设计思想是什么？时钟时钟频率求关注啊 2018-9-11 10:20 0 173
什么是同步逻辑和异步逻辑？异步时序时序电路博斯 2018-9-11 10:18 0 326
如何用HDL描述四位的全加法器、5分频电路？ HDL 加法器分频电路追光少年 2018-9-11 10:16 0 327
如何用VERILOG或VHDL写一段代码，实现10进制计数器？ verilog VHDL 代码道子 2018-9-11 10:14 0 311
如何能够画出明了的状态机？奔跑的猫ちゃん 2018-9-11 10:12 0 125