今日: 0|主题: 32913|帖子: 128173 收藏 (402)
pready的这句描述怎么理解?
2018-9-10 19:14 0 127
计算外设APB的时钟频率?
2018-9-10 19:12 0 117
在axi协议里面提到的写通道信息可以被认为是buffered如何理解?
2018-9-10 19:10 0 179
为什么在cmsdk_apb4_eg_slave中实例化cmsdk_clock_gate模块提示我对该模块没有定义?
2018-9-10 19:08 0 86
WRAP传输时的起始地址2
2018-9-10 19:06 0 90
WRAP传输时的起始地址1
2018-9-10 19:04 0 85
HRDATA受不受ready的影响?
2018-9-10 19:02 0 74
ahb incr不能跨越1kB地址边界
2018-9-10 19:00 0 370
exclusive 访问数据空间
2018-9-10 18:58 0 100
没有数据传输要求得Busy 状态与IDLE状态有什么区别?
2018-9-10 18:56 0 108
输入数据寄存的工作时钟
2018-9-10 18:54 0 92
四个相同的AHB2SRAM的slave可否用一个multiplexor挂在AHB-lite bus matrix上?
2018-9-10 18:52 0 184
AXI3一个transaction中多个transfer有AWID相同,WID不同的使用场景么?
2018-9-10 18:50 0 273
W channel 需要加入buffer吗?
2018-9-10 18:48 0 202
总结理解一下:interleave需要master和slave都需要BUF,reorder只有master需要BUF?
2018-9-10 18:46 0 253
总线从power domain A到power domain B都需要注意什么?
2018-9-10 18:44 0 200
AXI中为什么不去掉RID
2018-9-10 18:42 0 182
请再具体描述一下axi的拓扑
2018-9-10 18:40 0 114
增加寄存器避免亚稳态,但这能保证输出逻辑是正确的么?
2018-9-10 18:38 0 83
亚稳态二级处理的原理
2018-9-10 18:36 0 83
如果C1前面又接了个寄存器C0,那c1是Launch时钟还是Capture时钟啊,这个时钟域还是C2吗
2018-9-10 18:34 0 90
同步时钟为啥一定要同源
2018-9-10 18:32 0 263
需要整个flow的要点
2018-9-10 18:30 0 79
亚稳态发生串扰导致系统崩溃,有这样的案例吗
2018-9-10 18:28 0 144
WDATA_BUFFER0的深度
2018-9-10 18:26 0 118
MDL延迟补偿的算法
2018-9-10 18:24 0 99
一个refresh刷新一行?还是全刷?如果是只刷新一行的话,是不是会有下面的问题
2018-9-10 18:22 0 121
ddr3读的时候为什么dq和dqs是沿对齐的?
2018-9-10 18:20 0 147
提到的DDR速度单位是频率还是速率
2018-9-10 18:18 0 108
RFU是什么缩写?什么意思?
2018-9-10 18:16 0 358
多周期约束问题加法器。。。。
2018-9-10 18:14 0 142
多周期约束问题加法器。。
2018-9-10 18:12 0 117
多周期约束问题加法器
2018-9-10 18:10 0 151
同步复位和异步复位的选择
2018-9-10 18:08 0 249
异步复位同步释放,是能解决毛刺产生的复位问题吗,如果不能的话,如何解决毛刺的问题呢
2018-9-10 18:06 0 223
异步复位实训中reset.v中
2018-9-10 18:04 0 229
步复位实训中reset.v中
2018-9-10 18:02 0 112
异步信号是否可以未经同步两拍后就能使用。。。
2018-9-10 18:00 0 164
异步信号是否可以未经同步两拍后就能使用。。
2018-9-10 17:58 0 108
异步信号是否可以未经同步两拍后就能使用。
2018-9-10 17:56 0 182
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