今日: 0|主题: 33049|帖子: 128615 收藏 (403)
那thoughput和latency的关系是什么?
2018-9-10 20:04 0 302
MMU和MPU的区别是什么?
2018-9-10 20:02 0 170
二级页表大小设置问题
2018-9-10 20:00 0 211
为什么物理地址编译后不能动态的修改物理地址空间
2018-9-10 19:58 0 175
不同架构处理器page size或是page table的级数不同,如何最优的page size与page table组合?
2018-9-10 19:56 0 223
为什么物理地址和虚拟地址不能一一对应?
2018-9-10 19:54 0 273
多级page table是否可以用一级page table代替
2018-9-10 19:52 0 213
多级页表的意义理解较模糊
2018-9-10 19:50 0 147
为什么page要越小越好
2018-9-10 19:48 0 168
关于如何对TLB进行索引
2018-9-10 19:46 0 146
什么是 Speculation access?CPU又是在什么情况下会发起Speculation access?
2018-9-10 19:44 0 215
PC的低10bit能索引1024个entry的BTB吗?
2018-9-10 19:42 0 342
RAS是不是和调用子程序时的压栈重复了
2018-9-10 19:40 0 132
return address 被哪些指令使用呢?
2018-9-10 19:38 0 194
flush掉5条指令的话,会对CPI产生什么样的影响?不是应该是1.25么
2018-9-10 19:36 0 104
请问老师什么叫babo啊?
2018-9-10 19:34 0 83
请问M7内核55nm工艺最高可以跑多高频率?
2018-9-10 19:32 0 268
为什么精简指令集功耗比复杂指令集低?
2018-9-10 19:30 0 482
AHB BUS matrix的应用和讲解无法结合在一起
2018-9-10 19:28 0 282
VCS编译问题不通过如何解决
2018-9-10 19:26 0 218
make sim_vcs出现问题
2018-9-10 19:24 0 521
APB4 中peripherals的security属性是怎么产生的?
2018-9-10 19:22 0 453
为什么clock gate在综合的时候要调用库单元?
2018-9-10 19:20 0 203
为什么做dft的时候,要把 clock gate bypass掉?
2018-9-10 19:18 0 269
如何将APB3的slave改为APB4的slave?
2018-9-10 19:16 0 352
pready的这句描述怎么理解?
2018-9-10 19:14 0 184
计算外设APB的时钟频率?
2018-9-10 19:12 0 171
在axi协议里面提到的写通道信息可以被认为是buffered如何理解?
2018-9-10 19:10 0 226
为什么在cmsdk_apb4_eg_slave中实例化cmsdk_clock_gate模块提示我对该模块没有定义?
2018-9-10 19:08 0 182
WRAP传输时的起始地址2
2018-9-10 19:06 0 188
WRAP传输时的起始地址1
2018-9-10 19:04 0 97
HRDATA受不受ready的影响?
2018-9-10 19:02 0 116
ahb incr不能跨越1kB地址边界
2018-9-10 19:00 0 496
exclusive 访问数据空间
2018-9-10 18:58 0 132
没有数据传输要求得Busy 状态与IDLE状态有什么区别?
2018-9-10 18:56 0 174
输入数据寄存的工作时钟
2018-9-10 18:54 0 124
四个相同的AHB2SRAM的slave可否用一个multiplexor挂在AHB-lite bus matrix上?
2018-9-10 18:52 0 264
AXI3一个transaction中多个transfer有AWID相同,WID不同的使用场景么?
2018-9-10 18:50 0 472
W channel 需要加入buffer吗?
2018-9-10 18:48 0 359
总结理解一下:interleave需要master和slave都需要BUF,reorder只有master需要BUF?
2018-9-10 18:46 0 395
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