新手园地

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工具打断timing loop的时候QQ QQ，选择的点需要去检查吗？ Timing TI 稻花香1号 2018-9-10 15:14 0 167
问布局初始化时，site_row、cell_site和track之间距离是在哪里定义的？ Track TE ck 追光少年 2018-9-10 15:12 0 265
恢复到初始状态的sdc后，我们怎么在当前设计中察看到这些变化？ dc sd database 张さん 2018-9-10 15:10 0 269
什么reset_ccopt_config后选不了INV CTS CONFIG Reset TI 菊江先生 2018-9-10 15:08 0 168
为什么dbSet selected.isDontTouch false后INV和gate还是dontTouch的状态？ Touch TE se 河童 2018-9-10 15:06 0 133
为什么重置sdc时，只重置clock port呢？ sd dc ck 棋王高手 2018-9-10 15:04 0 247
无法清除clock tree上的单元,无法合并clock gate CTS TE ck CONFIG 你说说说说 2018-9-10 15:02 0 159
重置设计能不能先清除INV、buffer和merge CG，然后重置CTS的设定？ buffer ge ECG 冷冻链 2018-9-10 15:00 0 247
Min、Max ID是负数是什么意思？sink没有落入skew约束中，对做clock tree的质量有没有影响？ ck 3月的尾巴 2018-9-10 14:58 0 116
在哪找到我们需要clone的clock cell？ ck ce 大碴子味 2018-9-10 14:56 0 109
Fixing clock tree slew time and max cap violations和有何不同 IO vi TI 第8号打板工 2018-9-10 14:54 0 100
问report_ccopt_clock_trees -histograms这条命令显示的柱状图 AMS Report 菊江先生 2018-9-10 14:52 0 156
clock DAG 是什么缩写？ ck kd 无幻 2018-9-10 14:50 0 115
lock tree summary 和across clock tree summary 这两个summary的内容为何不一致？ os ck AC 一片混沌 2018-9-10 14:48 0 126
问请问在clock tree report 里的overslew , underslew 是指什么？这会影响什么？ Report RS ov 第十代火影 2018-9-10 14:46 0 175
为什么删除掉驱动单元之前要删掉驱动单元上的fixed/dontTouch属性？ Touch NET ck 怎么叫都可以 2018-9-10 14:44 0 157
Clock驱动单元的数量位置l代表什么？ ck TI Gating 过期账户 2018-9-10 14:42 0 102
在reort最恶劣的条件下的path delay中的late, 和max和设定OCV的derate的late是一个意思吗？ TE hd 白鹭hu 2018-9-10 14:40 0 110
这么多balance cell 是平衡哪组clock tree 导致的？能标注下吗 Balance ck 喷水壶 2018-9-10 14:38 0 245
Guided vs Routed 在log中找不到真实布线之前和之后的差别的信息 route 布线 Guided 社畜一枚 2018-9-10 14:36 0 227
Reducing clock tree power的过程 pow Power ck kaloulin 2018-9-10 14:34 0 200
没有找到use_estimated_routes_during_final_implementation 属性，怎么设置 CTS INA route ST 香菇选手 2018-9-10 14:32 0 271
我没有设定skew target，为什么报告里显示explicit？不应该是auto computed吗？ CTS target TE ic 棋王高手 2018-9-10 14:30 0 205
想问一下mali gpu对vulkan在hpc方面的支持情况 GPU pc hp 棋王高手 2018-9-10 14:28 0 189
做完ccopt_design -cts后打开ctd_win图与课件不一样 des Design win 无幻 2018-9-10 14:26 0 163
buffer unit delay 这个是什么，知道了这个信息有什么用？ buffer ni 白闻不如怡见 2018-9-10 14:24 0 138
buffer unit delay， max driving distance这两个怎么理解？ buffer distance driving 第十代火影 2018-9-10 14:22 0 268
什么做完ccopt_design -cts后插入的都是buffer buffer Design IO 第8号打板工 2018-9-10 14:20 0 110
为什么clock gate的latency会比较短？能画图解释下吗 TE ck 向日葵的武士 2018-9-10 14:18 0 106
CTS驱动尺寸选择：需要预先屏蔽驱动能力最大和最小的cell吗？然后从检查机制log文件中选择驱动能力最强的cell吗？ ce 求关注啊 2018-9-10 14:16 0 129
如何查看设置的NDR信息 des Design HC 没名字的人 2018-9-10 14:14 0 122
怎么区分哪些buffer/inverter是CTS插入的，哪些是原Verilog网表里的？ buffer INVERTER verilog 第十代火影 2018-9-10 14:12 0 254
怎么删掉NDR规则？命令大碴子味 2018-9-10 14:10 0 92
invert和buff混用 Lab 3月的尾巴 2018-9-10 14:08 0 89
set_ccopt_property 用法 property se INVERTER 无幻 2018-9-10 14:06 0 280
signoff阶段发现有些Corner/view下有20多个CTS TREE NET的MAX TRANS违反 NET view 求关注啊 2018-9-10 14:04 0 279
ctd_win看不到其他时钟结构 win 时钟 CAN roucun 2018-9-10 14:02 0 115
取消选中的instance颜色显示 AN ce ST 稻花香1号 2018-9-10 14:00 0 149
ccopt如何把多个时钟放到一个skew group里 Group 时钟肉坨坨 2018-9-10 13:58 0 314
做CTS delay corner 应该怎么选取，选best，还是worst，还是两个corner 迭代做？ ST RS 哈金 2018-9-10 13:56 0 225