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为什么page要越小越好 ge 映射第8号打板工 2018-9-10 19:48 0 161
关于如何对TLB进行索引 index table BLE 丑帅丑帅的 2018-9-10 19:46 0 143
什么是 Speculation access？CPU又是在什么情况下会发起Speculation access？ access IO TI 河童 2018-9-10 19:44 0 211
PC的低10bit能索引1024个entry的BTB吗？ pc 3月的尾巴 2018-9-10 19:42 0 328
RAS是不是和调用子程序时的压栈重复了子程序程序 RET 社畜一枚 2018-9-10 19:40 0 132
return address 被哪些指令使用呢？ return 指令 address 无幻 2018-9-10 19:38 0 194
flush掉5条指令的话，会对CPI产生什么样的影响？不是应该是1.25么指令 pi 过期账户 2018-9-10 19:36 0 95
请问老师什么叫babo啊？第十代火影 2018-9-10 19:34 0 77
请问M7内核55nm工艺最高可以跑多高频率？内核 5nm 第十代火影 2018-9-10 19:32 0 267
为什么精简指令集功耗比复杂指令集低？精简指令集 RISC cis 石头张 2018-9-10 19:30 0 470
AHB BUS matrix的应用和讲解无法结合在一起 matrix hb App 怎么叫都可以 2018-9-10 19:28 0 274
VCS编译问题不通过如何解决编译 ev BUG 哈金 2018-9-10 19:26 0 219
make sim_vcs出现问题 SIM esim 菊江先生 2018-9-10 19:24 0 513
APB4 中peripherals的security属性是怎么产生的？ peripheral security slave 电员师 2018-9-10 19:22 0 448
为什么clock gate在综合的时候要调用库单元？ TE ck code 小蘭 2018-9-10 19:20 0 199
为什么做dft的时候，要把 clock gate bypass掉？ TE ck bypass 大碴子味 2018-9-10 19:18 0 261
如何将APB3的slave改为APB4的slave？ slave Bridge Master 一亚麻怡 2018-9-10 19:16 0 344
pready的这句描述怎么理解？ AD AN CAN 电员师 2018-9-10 19:14 0 175
计算外设APB的时钟频率? 时钟频率 ps mb 那个叫黑的人 2018-9-10 19:12 0 160
在axi协议里面提到的写通道信息可以被认为是buffered如何理解？ buffer AC AN 石头张 2018-9-10 19:10 0 222
为什么在cmsdk_apb4_eg_slave中实例化cmsdk_clock_gate模块提示我对该模块没有定义？ ck sdk TE 小小的人呀 2018-9-10 19:08 0 174
WRAP传输时的起始地址2 CACHE AC 第十代火影 2018-9-10 19:06 0 168
WRAP传输时的起始地址1 WRAP wor words 社畜一枚 2018-9-10 19:04 0 99
HRDATA受不受ready的影响？ AD 求关注啊 2018-9-10 19:02 0 109
ahb incr不能跨越1kB地址边界 hb slave 电子学长 2018-9-10 19:00 0 460
exclusive 访问数据空间 pen AI 求关注啊 2018-9-10 18:58 0 129
没有数据传输要求得Busy 状态与IDLE状态有什么区别？数据传输 IDL 河童 2018-9-10 18:56 0 168
输入数据寄存的工作时钟时钟 pc hb kaloulin 2018-9-10 18:54 0 123
四个相同的AHB2SRAM的slave可否用一个multiplexor挂在AHB-lite bus matrix上？ multiplex hb Spikess 2018-9-10 18:52 0 255
AXI3一个transaction中多个transfer有AWID相同，WID不同的使用场景么？ action TRANSFER ransac 肉坨坨 2018-9-10 18:50 0 457
W channel 需要加入buffer吗？ buffer channel action 博斯 2018-9-10 18:48 0 354
总结理解一下：interleave需要master和slave都需要BUF，reorder只有master需要BUF？ slave interleave Master 菊江先生 2018-9-10 18:46 0 390
总线从power domain A到power domain B都需要注意什么？ domain Power 总线爱德华复制手 2018-9-10 18:44 0 334
AXI中为什么不去掉RID buffer Master TE 怎么叫都可以 2018-9-10 18:42 0 245
请再具体描述一下axi的拓扑拓扑 Master MESH 冷冻链 2018-9-10 18:40 0 203
增加寄存器避免亚稳态，但这能保证输出逻辑是正确的么？冷冻链 2018-9-10 18:38 0 147
亚稳态二级处理的原理 ck 张さん 2018-9-10 18:36 0 100
如果C1前面又接了个寄存器C0，那c1是Launch时钟还是Capture时钟啊，这个时钟域还是C2吗 CAPTURE Launch 过期账户 2018-9-10 18:34 0 144
同步时钟为啥一定要同源同步时钟相位异步大碴子味 2018-9-10 18:32 0 409
需要整个flow的要点 dc kaloulin 2018-9-10 18:30 0 98