今日: 0|主题: 33044|帖子: 128574 收藏 (403)
max fan out的值是看经验吗?
2018-9-10 15:48 0 196
pin density 对看congestion有帮助吗? ICC
2018-9-10 15:46 0 256
power switch的high fanout
2018-9-10 15:44 0 252
把ao buffer dont_use的原因?
2018-9-10 15:42 0 179
为何IO上的timing优化不如内部重要?
2018-9-10 15:40 0 157
"is_clock_used_as_clock" attribute含义
2018-9-10 15:38 0 549
terminal位置
2018-9-10 15:36 0 269
upf文件里面有VDD_ADC, VSS_ADC,但是做完power network之后为什么没有这两个port和net?
2018-9-10 15:34 0 394
为什么connect_power_supply之后pg仍然没有连上,还需要derive_pg_connection才行?
2018-9-10 15:32 0 517
hard blockage铺pg rail的原因
2018-9-10 15:30 0 114
create_power_strap时为什么会自动插入金属shape?
2018-9-10 15:28 0 407
如何手动微调创建pg net补丁
2018-9-10 15:26 0 418
奇偶行tapcell错开的原因
2018-9-10 15:24 0 241
关于多电压域设计的powerplan
2018-9-10 15:22 0 210
power strap步进长度的设置
2018-9-10 15:20 0 276
hard macro和keep out margin的选择?
2018-9-10 15:18 0 374
track距离上下boundary
2018-9-10 15:16 0 384
工具打断timing loop的时候QQ QQ,选择的点需要去检查吗?
2018-9-10 15:14 0 208
问布局初始化时,site_row、cell_site和track之间距离是在哪里定义的?
2018-9-10 15:12 0 325
恢复到初始状态的sdc后,我们怎么在当前设计中察看到这些变化?
2018-9-10 15:10 0 341
什么reset_ccopt_config后选不了INV CTS
2018-9-10 15:08 0 285
为什么dbSet selected.isDontTouch false后INV和gate还是dontTouch的状态?
2018-9-10 15:06 0 181
为什么重置sdc时,只重置clock port呢?
2018-9-10 15:04 0 367
无法清除clock tree上的单元,无法合并clock gate CTS
2018-9-10 15:02 0 244
重置设计能不能先清除INV、buffer和merge CG,然后重置CTS的设定?
2018-9-10 15:00 0 435
Min、Max ID是负数是什么意思?sink没有落入skew约束中,对做clock tree的质量有没有影响?
2018-9-10 14:58 0 134
在哪找到我们需要clone的clock cell?
2018-9-10 14:56 0 162
Fixing clock tree slew time and max cap violations和有何不同
2018-9-10 14:54 0 128
问report_ccopt_clock_trees -histograms这条命令显示的柱状图
2018-9-10 14:52 0 255
clock DAG 是什么缩写?
2018-9-10 14:50 0 169
lock tree summary 和across clock tree summary 这两个summary的内容为何不一致?
2018-9-10 14:48 0 229
问请问在clock tree report 里的overslew , underslew 是指什么?这会影响什么?
2018-9-10 14:46 0 293
为什么删除掉驱动单元之前要删掉驱动单元上的fixed/dontTouch属性?
2018-9-10 14:44 0 200
Clock驱动单元的数量位置l代表什么?
2018-9-10 14:42 0 157
在reort最恶劣的条件下的path delay中的late, 和max和设定OCV的derate的late是一个意思吗?
2018-9-10 14:40 0 137
这么多balance cell 是平衡哪组clock tree 导致的?能标注下吗
2018-9-10 14:38 0 387
Guided vs Routed 在log中找不到真实布线之前和之后的差别的信息
2018-9-10 14:36 0 289
Reducing clock tree power的过程
2018-9-10 14:34 0 287
没有找到use_estimated_routes_during_final_implementation 属性,怎么设置 CTS
2018-9-10 14:32 0 362
我没有设定skew target,为什么报告里显示explicit?不应该是auto computed吗? CTS
2018-9-10 14:30 0 297
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