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什么时候会触发cache linefill?
2018-9-10 20:18 0 256
ARM架构下的L1和L2 cache结构有什么联系2
2018-9-10 20:16 0 295
ARM架构下的L1和L2 cache结构有什么联系1
2018-9-10 20:14 0 306
cache way 和set的概念不理解
2018-9-10 20:12 0 1178
存储器访问顺序的问题2
2018-9-10 20:10 0 316
存储器访问顺序的问题1
2018-9-10 20:08 0 180
可以举例说明什么是out of order的pipeline结构吗
2018-9-10 20:06 0 704
那thoughput和latency的关系是什么?
2018-9-10 20:04 0 401
MMU和MPU的区别是什么?
2018-9-10 20:02 0 274
二级页表大小设置问题
2018-9-10 20:00 0 291
为什么物理地址编译后不能动态的修改物理地址空间
2018-9-10 19:58 0 239
不同架构处理器page size或是page table的级数不同,如何最优的page size与page table组合?
2018-9-10 19:56 0 308
为什么物理地址和虚拟地址不能一一对应?
2018-9-10 19:54 0 380
多级page table是否可以用一级page table代替
2018-9-10 19:52 0 311
多级页表的意义理解较模糊
2018-9-10 19:50 0 216
为什么page要越小越好
2018-9-10 19:48 0 238
关于如何对TLB进行索引
2018-9-10 19:46 0 232
什么是 Speculation access?CPU又是在什么情况下会发起Speculation access?
2018-9-10 19:44 0 322
PC的低10bit能索引1024个entry的BTB吗?
2018-9-10 19:42 0 431
RAS是不是和调用子程序时的压栈重复了
2018-9-10 19:40 0 192
return address 被哪些指令使用呢?
2018-9-10 19:38 0 274
flush掉5条指令的话,会对CPI产生什么样的影响?不是应该是1.25么
2018-9-10 19:36 0 170
请问老师什么叫babo啊?
2018-9-10 19:34 0 135
请问M7内核55nm工艺最高可以跑多高频率?
2018-9-10 19:32 0 366
为什么精简指令集功耗比复杂指令集低?
2018-9-10 19:30 0 605
AHB BUS matrix的应用和讲解无法结合在一起
2018-9-10 19:28 0 395
VCS编译问题不通过如何解决
2018-9-10 19:26 0 293
make sim_vcs出现问题
2018-9-10 19:24 0 623
APB4 中peripherals的security属性是怎么产生的?
2018-9-10 19:22 0 556
为什么clock gate在综合的时候要调用库单元?
2018-9-10 19:20 0 282
为什么做dft的时候,要把 clock gate bypass掉?
2018-9-10 19:18 0 368
如何将APB3的slave改为APB4的slave?
2018-9-10 19:16 0 428
pready的这句描述怎么理解?
2018-9-10 19:14 0 261
计算外设APB的时钟频率?
2018-9-10 19:12 0 252
在axi协议里面提到的写通道信息可以被认为是buffered如何理解?
2018-9-10 19:10 0 319
为什么在cmsdk_apb4_eg_slave中实例化cmsdk_clock_gate模块提示我对该模块没有定义?
2018-9-10 19:08 0 287
WRAP传输时的起始地址2
2018-9-10 19:06 0 265
WRAP传输时的起始地址1
2018-9-10 19:04 0 161
HRDATA受不受ready的影响?
2018-9-10 19:02 0 166
ahb incr不能跨越1kB地址边界
2018-9-10 19:00 0 598
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