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Clock_info03a问题comblogic COM ck スモモ 2018-9-10 17:36 0 260
Ac_glitch03问题 tc AC 第8号打板工 2018-9-10 17:34 0 263
Clock_info03a问题blackbox Box ck blackbox 白鹭hu 2018-9-10 17:32 0 288
UART 的设计规格-UART 设计SPEC 功能不支持校验位 1bit校验位两个功能冲突，那个为准 UART 大碴子味 2018-9-10 17:30 0 135
UART的最高频率是3MHz么，最低频率是48Hz么？同时进行读写，一个buffer会不会冲突。 buffer UART 低频求关注啊 2018-9-10 17:28 0 177
在实际的流程中什么情况下使用top upf什么情况使用chip upf？ Chip top ip 小蘭 2018-9-10 17:26 0 208
to type 型Iso与用在input的Iso关系 Input ISO domain 河童 2018-9-10 17:24 0 288
请问一下，如何才能提高模块的覆盖率，具体思路和方法是什么?_? 模块卡拉瓦乔 2018-9-10 17:22 0 226
uvm基类的内容在哪查看？怎么叫都可以 2018-9-10 17:20 0 135
子系统级验证环境-ahb vip example运行没有添加DUT，怎么直接仿真？仿真的结果代表了什么？ Example VIP 仿真香菇选手 2018-9-10 17:18 0 235
svt是表示什么意思 VIP vi ip 求关注啊 2018-9-10 17:16 0 220
为什么fpga开发板可以跑c代码？fpga原型验证综合arm处理器吗？ FPGA开发板 ARM处理器 C代码一片混沌 2018-9-10 17:14 0 271
模块、子系统、和系统三者验证区别是什么？是否都可以跑c来验证？子系统车水马龙 2018-9-10 17:12 0 214
netlist验证和后仿验证有什么区别？和前仿真区别呢？ NET netlist 仿真 roucun 2018-9-10 17:10 0 361
lab9 run 完并没有 C1 violation ，好像 lab 和说明里的不相符合啊 Lab vi TI 哈金 2018-9-10 17:08 0 152
对于 stuck_at 和 transition pattern , ck pattern transition roucun 2018-9-10 17:06 0 366
ICL 的定义，只定义 instrumnet 不定义 SIB， tap 等是否可以？ ICL NET ST 喷水壶 2018-9-10 17:04 0 168
编译阶段，VCS不需要给相应stdcell、mem的库吗编译 ST dc 哈金 2018-9-10 17:02 0 189
Cross-Module reference resolution error module Reference resolution 追光少年 2018-9-10 17:00 0 617
请问PR后的网表做stuckat仿真时出现mismatch该如何debug BUG ISM Match roucun 2018-9-10 16:58 0 534
scan 时 memory 或者 macro 的output 怎么处理？ CAN MACRO memory 车水马龙 2018-9-10 16:56 0 377
boundary scan用到和没用到的PAD在处理pull up/down时有区别吗？分别应该如何处理？ CAN pad Boundary 社畜一枚 2018-9-10 16:54 0 210
可选指令集的功能是否可以由必选指令集实现？指令指令集 TEST 白板就是这个 2018-9-10 16:52 0 229
对于inout类型的io，bsd cell应该是什么样的？ inout sd IO 追光少年 2018-9-10 16:50 0 381
DFT 产生的RTL test logic 的综合问题 TEST RTL 冰糖炖雪梨 2018-9-10 16:48 0 300
capture-DR这个状态，capture什么数据 CAPTURE 白鹭hu 2018-9-10 16:46 0 167
block wrapper 起什么作用？ App ck Chip 香菇选手 2018-9-10 16:44 0 252
DFT : 后端做完 scan reorder 后，是不是一定要重新产生pattern 才能仿真pass ？ CAN Order pattern 一片混沌 2018-9-10 16:42 0 435
同一时钟域的上升沿和下降沿触发器可以串在同一条链上：下降沿寄存器在前，上升沿在后时钟触发没名字的人 2018-9-10 16:40 0 331
哪些寄存器是不需要上chain呢？为什么不需要上chain？ AI des 第8号打板工 2018-9-10 16:38 0 241
DFT: OCC 插入 ck code 社畜一枚 2018-9-10 16:36 0 523
hierarchical atpg scan CAN ATPG hierarchical 棋王高手 2018-9-10 16:34 0 339
跨时钟域scan chain 在 occ 滤出的两个function clock pulse下会不会有亚稳态问题？ CAN function Pulse 电子学长 2018-9-10 16:32 0 283
异步时钟之间需要check,通过约束可以彻底消除亚稳态吗？异步异步时钟时钟白板就是这个 2018-9-10 16:30 0 251
为什么一般先修setup后修hold setup se ST 白板就是这个 2018-9-10 16:28 0 268
virtual clock 作用 Virtual ck se 丑帅丑帅的 2018-9-10 16:26 0 377
lab里面提到的clock port在design中不存在 Design ck Lab 白板就是这个 2018-9-10 16:24 0 203
source ./flow/design.sdc Design source sd 那个叫黑的人 2018-9-10 16:22 0 264
STA不是应该做完Route 以后分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗 route Wire 电路肉坨坨 2018-9-10 16:20 0 360
nom_process代表什么 PROCESS ce 第三章 2018-9-10 16:18 0 182