蜗牛请进~

只看该作者 · 2009-12-22 09:53

你说要当我师傅的，俺现在有个Verilog 程序问题请教，请看：

reg [24:0] count;
wire clk;
//--计数分频-------------------------------------
always @ (posedge clkin)
//count <= count+1;
count <= count+4;
assign clk = count[24];
上面的“<= ”表示什么？书上说是“小于等于”，感觉像赋值哦，何解？

PS:留下你的联系方式，以后~

3万 · 2009-12-22 11:55

倒塌

非阻塞赋值啦

靠，你Y也该先把书翻两下吧？！

只看该作者 · 2009-12-22 12:54

谢谢LS，我知道了~

只看该作者 · 2009-12-22 14:07

本帖最后由一只小蜗牛于 2009-12-22 14:08 编辑

小lover，这是我前几天EDA板块写的，你可以玩一下。
突然玩心大起，我给大家写了一个参数化的50%占空比的模块。从0-255 皆可，当然了，你可以轻而易举地把它扩大到更大的范围。写得匆忙，没写注释，不要见笑。一个重要建议是：如果用分频器产生的频率时（这已经是异步的了）最好先把他输出到外面，在从PAD环回来，这样可以避免FPGA神经错乱。不过不是迫不得已，我既不建议使用下降沿，也不建议使用异步设计。还是同步设计稳定。
`timescale 1ns/10ps
module divider (
clock  , // input clock
resetb , // input reset
freqout // output divided frequency
);

parameter freq_div = 2 ;

input clock ;
input resetb  ;
output freqout ;

wire clock ;
wire resetb  ;
wire freqout ;

reg [7:0] counter ;
wire  [7:0] freq_divid ;
wire  [7:0] freq_div2  ;
reg       freq_even  ;
reg       freq_odd0 ;
reg       freq_odd1 ;
wire       freq_odd ;
assign freq_divid = freq_div ;
assign freq_div2  = freq_divid >> 1;

always @(posedge clock or negedge resetb )
begin
if ( ~ resetb )
begin
   counter <= 8'h00 ;
end
else if ( counter == freq_div - 1 )
begin
   counter <= 8'h00 ;
end
else
begin
   counter <= counter + 1'b1 ;
end
end

always @(posedge clock or negedge resetb )
begin
if ( ~ resetb )
begin
   freq_even <= 1'b0 ;
end
else if ( freq_divid[0] == 1'b0 )
begin
   if ( counter == freq_div2 - 1 )
   begin
      freq_even <= 1'b1 ;
   end
   else if ( counter == freq_div - 1 )
   begin
      freq_even <= 1'b0 ;
   end
end
else
begin
   freq_even <= 1'b0 ;
end
end

always @(posedge clock or negedge resetb )
begin
if ( ~ resetb )
begin
   freq_odd0 <= 1'b0 ;
end
else if ( freq_divid[0] == 1'b1 )
begin
   if ( counter == freq_div2 - 1 )
   begin
      freq_odd0 <= 1'b1 ;
   end
   else if ( counter == freq_div - 1 )
   begin
      freq_odd0 <= 1'b0 ;
   end
end
else
begin
   freq_odd0 <= 1'b0 ;
end
end
always @(negedge clock or negedge resetb )
begin
if ( ~ resetb )
begin
   freq_odd1 <= 1'b0 ;
end
else
begin
   freq_odd1 <= freq_odd0 ;
end
end

assign freq_odd = freq_odd0 & freq_odd1 ;

assign freqout = ( freq_div <= 1 ) ? clock : freq_odd | freq_even ;

endmodule