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关于RLOC约束提供时序性能的问题

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楼
wahahaabc|  楼主 | 2011-6-16 10:19 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式
时序, AC, 布线, 元件, 布局布线
小弟现在使用XC6SLX45T做8路的ASI接收模块，使用过采样实现ASI接收（XILINX有相关的代码），布局布线以后时序分析，发现前7路ASI接收都满足时序要求，第8路差一点点，查看时序报告，发现是布线延迟太大，已经将布局布线器的努力程度开到最大，并且使用SmartXplore执行多次，时序都差一点点，如下图：

点击最上面的那个时序错误，如下：

在看下面这张图：

可以看出，扇出都不大，布线延迟占用了69.4%

使用PlanAhead看了一下布线，如下：



听说RLOC约束可以约束元件的相对位置，
（1）可不可以将ASI第8路输入的实现的元件的相对位置固定？？？
（2）RLOC约束如何使用？？？
请教各位高手

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25楼
ssdw| | 2011-7-6 21:06 | 只看该作者
可以看到寄存器fd_dpb4处于X0Y0位置，和约束一致:victory:

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24楼
GoldSunMonkey| | 2011-7-5 09:32 | 只看该作者
24# wahahaabc
那你联系安富利呗。～你是找XILINX的FAE么？？

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23楼
wahahaabc|  楼主 | 2011-7-5 08:10 | 只看该作者
23# GoldSunMonkey
重庆 重庆这方面的太少了 郁闷

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22楼
GoldSunMonkey| | 2011-7-4 11:39 | 只看该作者
22# wahahaabc 是北京的么？？

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21楼
wahahaabc|  楼主 | 2011-7-4 11:31 | 只看该作者
21# GoldSunMonkey
猴哥 这个问题现在还没有解决 不知道是不是我们公司的量太少 给AVNET打了电话说来个人看一下，以后就没有消息了

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20楼
GoldSunMonkey| | 2011-7-4 11:00 | 只看该作者
:lol

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19楼
cdwujiang| | 2011-7-3 20:36 | 只看该作者
mark

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18楼
lelee007| | 2011-7-1 15:58 | 只看该作者
MARK

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17楼
ertu| | 2011-7-1 13:25 | 只看该作者
:handshake

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16楼
ertu| | 2011-7-1 13:25 | 只看该作者
过来学习的

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15楼
vivisa| | 2011-6-22 14:58 | 只看该作者
MARK

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14楼
wahahaabc|  楼主 | 2011-6-20 13:16 | 只看该作者
可以看到寄存器fd_dpb4处于X0Y0位置，和约束一致，如下图：

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13楼
wahahaabc|  楼主 | 2011-6-20 13:14 | 只看该作者
个人理解：RLOC约束可以定位模块内部的各个元件的相对位置，就像13楼图中的各个寄存器的定位，然后使用RLOC_ORIGIN对整个模块的绝对位置进行定位。这样，整个模块的绝对位置可以固定，且模块内部的各个元件的相对位置也固定。下图就是XAPP485的布局图，可以看出，模块内部的元件的布局非常整齐。

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12楼
wahahaabc|  楼主 | 2011-6-20 13:00 | 只看该作者
12# 钻研的鱼
"ucf文件里面只有rloc_origin约束" 源代码文件中也有RLOC约束，如下：

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11楼
钻研的鱼| | 2011-6-20 09:12 | 只看该作者
今天按照wahahaabc的提示，看了xapp485.pdf和设计说明，ucf文件里面只有rloc_origin约束，是不是可以将模块asi_top0定义为rloc_origin，而asi_rx0定义为rloc？
  另外，这种接收，也可参考XAPP1064 - Source-Synchronous Serialization and Deserialization (up to 1050 Mbs).pdf

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10楼
AutoESL| | 2011-6-19 19:51 | 只看该作者
有空再仔细看看

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9楼
foreverly| | 2011-6-19 18:21 | 只看该作者
有收获，谢谢。

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8楼
钻研的鱼| | 2011-6-17 16:40 | 只看该作者
现在没时间仔细看，先留个记号

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7楼
SuperX-man| | 2011-6-17 11:19 | 只看该作者
顶顶顶...goldsunmonkey解答的非常好

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6楼
wahahaabc|  楼主 | 2011-6-17 11:10 | 只看该作者
6# GoldSunMonkey
看了XAPP485的例子 明白了

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