DSP接口效率的分析与提高
近几年来，数字信号处理器（ＤＳＰ）得到了广泛的应用。由于ＤＳＰ采用程序空间和数据空间分离的哈佛结构，对程序和数据并行操作，使之成倍地提高了处理速度；再加上流水线技术，使得ＤＳＰ的指令周期多为１０ｎｓ级。而与之配套的外围器件却没有像ＤＳＰ那样迅猛地发展。首先，ＤＳＰ与外围器件之间的速度差异日益显著，大部分外围器件的读写周期在５０ｎｓ以上即使是最快的静态ＲＡＭ，其读写周期亦为８ｎｓ左右，也只能与５０ＭＨｚ以下的ＤＳＰ直接接口；其次，一些领域的器件在设计时并没有考虑与ＤＳＰ接口，以至于不能直接接入ＤＳＰ总线，如ＣＡＮ总线控制器ＳＪＡ１０００采用地址总线与数据总线分时复用的总线接口。这使得ＤＳＰ与许多外部器件难以接口，特别是在与多个外部器件接口或者与总线不兼容的外部器件接口时，常常会出现因接口处理不当而导致接口效率低下的情况。当ＤＳＰ对外部器件的操作频率很高时，接口效率的高低将对系统的运行速度产生不可忽略的影响。
１ 多个外设的情况
当ＤＳＰ与低速器件接口时，可以通过设置ＤＳＰ片内的等待状态产生控制寄存器（ＷＳＧＲ），在相应的程序空间、数据空间或Ｉ／Ｏ空间产生１～７个等待周期，以使ＤＳＰ的访问速度能和低速器件相匹配。当在同一空间内既有低速器件又有高速器件时，通常ＷＳＧＲ的延时值被设置成与速度最慢的器件相一致，以保证ＤＳＰ对所有的器件都能进行正确的访问。若对高速器件的操作很频繁，则这种对整个空间的延时将极不合理地降低系统速度。例如，有些系统在数据空间同时扩展有ＲＡＭ和ＲＯＭ。而ＲＯＭ的速度一般远远低于ＲＡＭ，其访问周期一般为１００～２００ｎｓ，即使ＤＳＰ和ＲＡＭ的访问速度均可达到２５ｎｓ，但对整个数据空间进行延时后，ＤＳＰ也只能以ＲＯＭ的访问速度（１００～２００ｎｓ）对ＲＡＭ进行访问。 在这种情况下，首先应考虑使用软件方法提高效率。其方法是在默认的情况下将ＷＳＧＲ设置成与高速器件一致，当要访问低速器件时再修改ＷＳＧＲ的值。ＤＳＰ常常对外部器件进行连续操作，在这种情况下，软件方法还是比较有效的。但最大问题在于增加了软件负担和不稳定因素。 显然，效率最高的情况是，既不需要修改ＷＳＧＲ，ＤＳＰ又能以外部器件本身的速度对它们进行访问。事实上，只要能够产生适当的信号控制ＤＳＰ的ＲＥＡＤＹ端，就可以达到这个目的。ＤＳＰ在开始一个外部总线的操作后，会在每一个ＣＬＫＯＵＴ信号（ＤＳＰ的时钟输出）的上升沿时刻对ＲＥＡＤＹ端进行查询，若ＲＥＡＤＹ为低，则保持总线的状态不变，然后在下一个ＣＬＫＯＵＴ上升沿时刻再次查询，直至查询到ＲＥＡＤＹ为高时结束本次总线访问。 下面的设计实例中介绍的硬件等待电路（见图１）能够实现这个功能。它针对不同的外部器件产生相应的等待信号送到ＤＳＰ的ＲＥＡＤＹ端，实现硬等待。其核心器件采用了广泛应用的通用逻辑阵列（ＧＡＬ），ＧＡＬ的引脚定义与图１相对应。使用ＧＡＬ器件使硬件设计变得简单而灵活，可以完成比较复杂的逻辑关系。
例如，频率为５０ＭＨｚ的ＤＳＰ在数据空间外扩有ＲＡＭ和ＲＯＭ各一片，访问周期分别为７０ｎｓ和１５０ｎｓ，地址空间分别为０ｘ８０００～０ｘ８ｆｆｆ和０ｘ９０００～０ｘ９ｆｆｆ。由ＤＳＰ的主频可知，对ＲＡＭ和ＲＯＭ的访问各需插入３个和７个等待周期。下面给出ＧＡＬ源文件的关键部分（它们使用汇编程序ＦＭ的格式编写）： Ｑ０：＝／Ｑ０*／ＲＤ＋／Ｑ０*／ＷＲ
Ｑ１：＝／Ｑ０*Ｑ１*／ＲＤ＋Ｑ０*／Ｑ１*／ＲＤ＋／Ｑ０*Ｑ１*／ＷＲ
＋Ｑ０*／Ｑ１*／ＷＲ
Ｑ２：＝／Ｑ１*Ｑ２*／ＲＤ＋／Ｑ０*Ｑ１*Ｑ２*／ＲＤ＋Ｑ０*Ｑ１*／Ｑ２*／ＲＤ
＋／Ｑ１*Ｑ２*／ＷＲ＋／Ｑ０*Ｑ１*Ｑ２*／ＷＲ＋Ｑ０*Ｑ１*／Ｑ２*／ＷＲ
；构成一个三位的二进制计数器
；Ｑ２为最高位、Ｑ０为最低位
；对读信号或写信号的宽度进行计数
ＧＡＬ＿ＲＥＡＤＹ．ＯＥ＝ＶＣＣ
／ＧＡＬ＿ＲＥＡＤＹ＝／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*／Ａ１２*／Ｑ１
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*／Ａ１２*Ｑ１*／Ｑ０
；为ＲＡＭ的访问插入３个周期
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*Ａ１２*／Ｑ０
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*Ａ１２*／Ｑ１
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*Ａ１２*／Ｑ２
；为ＲＯＭ的访问插入７个周期
图２是一个与写时序对应的时序图，其中在下三角符号标出的时刻，ＤＳＰ对ＲＥＡＤＹ端进行查询。
这种方法能够充分使用硬件的速度，并且对软件是透明的，不会增加编程人员的负担。
２ 总线不兼容的情况 有一类芯片的总线接口是分时复用的，如ＣＡＮ总线控制器ＳＪＡ１０００。ＳＪＡ１０００有８位的数据和地址复用的总线，可以和多种ＭＣＵ直接相连。一次总线操作开始时，总线先传递此次操作访问的地址，在ＡＬＥ信号将地址锁存后，再进行数据读写。而ＤＳＰ的数据总线和地址总线被并行地引出，这种并行结构比分时复用的串行结构先进，有着高一倍的带宽。但ＤＳＰ被设计时并没有考虑过会在芯片外将并行的总线再串行化，也就没有设计相应的辅助信号来完成这种转换。这使得完全使用硬件方法进行串行转换比较困难。 此类问题通常使用软件和硬件配合解决，并不真正地*硬件进行转换，而是把一次总线操作分解成两步。先把此次操作的目标地址作为数据送到总线上，同时通过硬件产生一个锁存信号将其锁存。然后再进行读写操作，读写操作的目标地址就是上一步被锁存的地址。 使用这种办法，硬件和软件都不需要进行复杂的变换。唯一的缺点是指令的效率变低了。由于ＳＪＡ１０００的读写周期一般是ＤＳＰ的指令周期的几倍，一次访问被分解成两次后多消耗的时间不能忽略。还有一个更重要的影响是，这种转换方法在寻址时无法使用ＤＳＰ的并行寻址功能，必须使用另外的变量独立运算。在多数的ＣＡＮ总线应用中，这种处理方法不会对系统的整体性能产生太大的影响。但在有的系统中，这种低效是不可容忍的，如由ＤＳＰ和ＳＪＡ１０００组成的ＣＡＮ总线网关，它含有多个ＳＪＡ１０００芯片，并且在ＳＪＡ１０００之间需要经常进行数据块的搬移。对于次数频繁并且寻址有规律的操作，利用ＤＳＰ的并行寻址功能将极大地提高程序的效率。以下程序段可在两个不同网段的ＳＪＡ１０００之间完成一帧消息搬移功能（它在每次操作的同时对下次操作的地址进行并行寻址）： Ｌａｒ ａｒ０，ｍｌｅｎｇｔｈ ；取消息的长度
Ｌａｒ ａｒ１，＃ＳＪＡ１＿Ａ ；一个ＳＪＡ１０００中接收邮箱的首地址
Ｌａｒ ａｒ２，＃ＳＪＡ２＿Ｓ ；另一个ＳＪＡ１０００中发送邮箱的首地址
Ｍａｒ *，ａｒ０
Ｍａｒ *－，ａｒ１
Ｌｏｏｐ： ；复制一帧消息
Ｌａｃｌ *＋，ａｒ２
Ｓａｃｌ *＋，ａｒ０
Ｂａｎｚ ｌｏｏｐ*－，ａｒ１
如果按上述方法改写这段程序，不仅对ＳＪＡ１０００的操作时间要增加一倍，而且每次操作前都要对地址进行运算，使得完成同样功能的程序运行时间要增加到原来的３～４倍。 这时，只有使用纯硬件的解决方法才能获得理想的效果。设计的关键是生成合适的锁存信号ＡＬＥ，使它能够满足ＳＪＡ１０００的时序要求。通过研究ＤＳＰ控制信号的时序可以发现，从地址建立到读写控制信号有效大约要经历二分之一个ＣＰＵ时钟的时间，而ＳＪＡ１０００的ＡＬＥ信号要求的最小宽度为８ｎｓ，因此对于主频在５０ＭＨｚ（ＣＰＵ时钟为２０ｎｓ）以下的ＤＳＰ，可以利用这二分之一个ＣＰＵ时钟的时间间隙生成ＡＬＥ信号。图３给出了含两片ＳＪＡ１０００的接口电路图。除了片选信号外，这两片ＳＪＡ１０００的总线和其它控制信号都连在一起。 假设ＳＪＡ１０００的片选地址为０Ｘ８ｘｘｘ和０Ｘ９ｘｘｘ，各引脚定义与图中对应，则ＧＡＬ中的逻辑关系如下：
／ＡＤＤＲ＿Ｇ＝ＤＳＰ＿ＲＤ*ＤＳＰ＿ＷＲ*ＲＤ*ＷＲ
／ＤＡＴＡ＿Ｇ＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*ＡＤＤＲ＿Ｇ
／ＷＲ＝／ＤＳＰ＿ＷＲ*／ＡＬＥ
／ＲＤ＝／ＤＳＰ＿ＲＤ*／ＡＬＥ
ＡＬＥ＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*ＤＳＰ＿ＲＤ*ＤＳＰ＿ＷＲ
／ＣＳ１＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*
／ＤＳＰ＿Ａ１２*ＡＤＤＲ＿Ｇ
／ＣＳ２＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*
ＤＳＰ＿Ａ１２*ＡＤＤＲ＿Ｇ
对其中一片进行读写操作，则时序关系如图４所示。
其中，ｔｗｒ、ｔｗｗ分别为ＤＳＰ读、写时的ＡＬＥ信号宽度，它们都接近１／２个ＣＬＫＯＵＴ的周期。ｔ为ＡＬＥ的下降沿到ＲＤ、ＷＲ有效的时间，它由ＧＡＬ翻转的延时产生，为１０ｎｓ以上（注：本图中ＤＳＰ的时序来自ＴＭＳ３２０Ｃ２４ｘｘＡ系列，不同系列的ＤＳＰ产品之间时序可能有细微的差别）。 对于主频高于５０ＭＨｚ的ＤＳＰ，应当使用有更高工作频率的可编程逻辑器件，并将前面介绍的计数器引入可编程逻辑器件内，来产生满足时序要求的锁存信号。
本文介绍的两种高效率的ＤＳＰ接口的设计方法，去掉了在ＤＳＰ访问外设时任何不必要的时间消耗。当然，效率的提高是以增加硬件的复杂度为代价的，在能够满足设计要求的前提下，设计者应该选择简单的设计方案。而对于频繁进行外设访问的高性能系统，本文提供了理想的接口方案。
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