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allegro和ad9之间的转换

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gaochy1126|  楼主 | 2021-11-28 20:42 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

[size=13.3333px]将cadence allegro的brd文件导入AD中有2种方法:

[size=13.3333px]1。直接转换。AD summer 08 or winter 09已提供之间import的功能了。

[size=13.3333px]具体操作见Altium公司主页的Allegro importer流程:http://www.altium.com/products/altium-designer/features/summer08.cfm#

[size=13.3333px]PS:AD summer 08以下版本不支持导入allegro的brd文件,但是支持导入orcad layout的max文件;但同为cadence的产品,不能导入allegro layout的brd文件。

[size=13.3333px]2。对于低版本的中Altium Designer,Allegro PCB(brd文件)需要通过其他一些途径实现,以Altium Designer 6.6为例介绍将Allegro的brd板子导入AD中。

[size=13.3333px]基本思想是用CAM文件,具体步骤:
1、从Allegro PCB Editor中导出Gerber文件和IPC网表文件(不要IPC网表也可以,不过那样导入的PCB网络名是AD随机命名的)。也可以导出ODB++文件(可能还是需要IPC网表),我觉得这个比Gerber方便。Allegro需要安装第三方软件才能输出ODB++,这个在导出时会提示下载的(软件是free的)。

[size=13.3333px]2、在AD中新建一个CAM文件。

[size=13.3333px]3、通过AD的File/Import导入Allegro输出的Gerber/ODB++,(可选)通过File/Import/Net List导入IPC网表。

[size=13.3333px]4、使用Tool/Netlist/Extract提取导入的Gerber/ODB++的网络(将相连的Track视为同一网络,网络名随机生成)。

[size=13.3333px]5、(可选)通过File Import/NetList导入IPC网表。如果3中已导入,忽略本步。

[size=13.3333px]6、通过Tool/NetList/Campare将Extrat的网表和IPC网表进行比较,从而将网络(大部分)命名为Allegro中原来的网络名。

[size=13.3333px]7、通过File/Export/Export to PCB,将CAM文件导出到PCB。至此基本完成了导入功能,但是所有的元件已经分解成了Pad,overlay上的Designator也已经不再是Text型。

[size=13.3333px]8、元件的“恢复”:选中一个元件的所有primitive,将其作为一个Union,然后使用准备好的封装进行替换。这个可能比较费时了:-)其实也可以不准备封装,直接选中一个元件的所有primitive,复制到PCB library的新建空元件中,就制成了一个和原来一样的封装了。

[size=13.3333px]9、也可以这样恢复元件:建一个不包括任务元素的PCB封装,放置到要恢复的元件附近,然后将元件的primitive加入到这个元件中(右键菜单中找)。

[size=13.3333px]总结:通过1-7步可以完成在Altium Designer中打开Allegro的brd文件,也可以用来提取Allegro的封装,通过手动元件恢复,可以重建原brd文件。

[size=13.3333px]P.S.:也可以通过从Gerber和ODB++等CAM文件中Reverse Engine出PCB来,但是需要自己重新命名AD中对应的封装或重新导入封装。


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沙发
gaochy1126|  楼主 | 2021-11-28 20:42 | 只看该作者
如何快速积累PCB设计经验?

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原理图逻辑功能设计,生成netlist

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思考:

1)是否每个芯片电源管脚周围加0.1uf电容去耦?

低速电路适用(保证电源完整性)

PS:电容去耦的原理?去耦电容的值多大,什么类型的电容合适?放几个合适?

高速电路则需慎重考虑:或者由于信号上升快,去耦电容设计不对,容易引起系统不稳定(重启或死机)

2)33欧电阻端接方法

涉及到信号的完整性,这里需要考虑电路本身是否存在信号反射,噪声(反射量)多大?

33欧电阻只是端接电阻的典型参考设计值,其大小与阻抗(线宽,板层叠结构,板材即介电常数)有关。所以端接电阻可能是22欧或者47欧。另外还要考虑端接电阻摆放的位置是中间段,起始端还是末端。

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