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一、前言 verilog通常可以使用三种不同的方式描述模块实现的逻辑功能： - 结构化描述方式： 是使用实例化低层次模块的方法，即调用其他已经定义过的低层次模块对整个电路的功能进行描述，或者直接调用Verilog内部预先定义的基本门级元件描述电路的结构。
- 数据流描述方式： 是使用连续赋值语句(assign)对电路的逻辑功能进行描述，该方式特别便于对组合逻辑电路建模。
- 行为级描述方式： 是使用过程块语句结构(always)和比较抽象的高级程序语句对电路的逻辑功能进行描述。
二、举例要实现的逻辑功能：L=AB+BC+AC 逻辑图：
![]() 1.结构化描述方式及RTL视图 module Top( //输入端口 input A, input B, input C, //输出端口 output L);wire AB,BC,AC;//内部信号声明and U1(AB,A,B);//与门and U2(BC,B,C);//与门and U3(AC,A,C);//与门or U4(L,AB,BC,AC);//或门endmodule
![]() 2.数据流描述方式及RTL视图 module Top( //输入端口 input A, input B, input C, //输出端口 output L);assign L = (A&&B) || (B&&C) || (A&&C);endmodule
![]() 3、行为级描述方式及RTL视图 module Top( //输入 input A, input B, input C, //输出 output reg L);always@(A,B,C)begin case({A,B,C}) 3'b000: L = 1'b0; 3'b001: L = 1'b0; 3'b010: L = 1'b0; 3'b011: L = 1'b1; 3'b100: L = 1'b0; 3'b101: L = 1'b1; 3'b110: L = 1'b1; 3'b111: L = 1'b1; default: L = 1'bx; endcaseendendmodule
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