[Verilog HDL]

verilog中符号位的扩展问题

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gaochy1126|  楼主 | 2023-8-31 22:24 | 显示全部楼层 |阅读模式
Verilog-1995中的有符号数
在Verilog-1995中,只有integer数据类型被转移成有符号数,而reg和wire数据类型则被转移成无符号数。由于integer类型有固定的32位宽,因此它不太灵活。我们通常使用手动加上扩展位来实现有符号数运算。下面的代码片段将描述有符号数和无符号数的运算:

1 reg [7:0] a, b; 2 reg [3:0] c, 3 reg [7:0] sum1, sum2, sum3, sum4; 4 . . . 5 // same width. can be applied to signed and unsigned 6 sum1 = a + b; 7 // automatica 0 extension 8 sum2 = a + c; 9 // manual 0 extension10 sum3 = a + {{4{1'b0}}, c};11 // manual sign extension12 sum4 = a + {{4{c[3]}}, c};



在第一条语句中,a、b和sum1有相同的位宽,因此无论是转译成有符号数还是无符号数,它都将引用相同的加法器电路。
在第二条语句中,c的位宽仅为4,在加法运算中,它的位宽会被调整。因为reg类型被作为无符号数看待,所以c的前面会被自动置入0扩展位。
在第三条语句中,我们给c手动前置4个0,以实现和第二个表达式一样的效果。
在第四条语句中,我们需要把变量转译成有符号数。为了实现所需的行为,c必须扩展符号位到8位。没有其他的办法,只好手动扩展。在代码中,我们重复复制c的最高位4次(4{c[3]})来创建具有扩展符号位的8位数。
3 Verilog-2001中的有符号数
在Verilog-2001中,有符号形式也被扩展到reg和wire数据类型中。哈哈,新加一个关键字,signed,可以按照下面的方式定义:
reg signed [7:0] a, b


使用有符号数据类型, 第2节所述代码可以被改写为:

reg signed [7:0] a, b;reg signed [3:0] c;reg signed [7:0] sum1, sum4;. . .// same width. can be applied to signed and unsignedsum1 = a + b;// automatic sign extensionsum4 = a + c;



第一条语句将引用一个常规的加法器,因为a、b和sum1具有相同的位宽。
第二条语句,所有的右手边变量都具有signed数据类型,c被自动扩展符号位到8位。因此,无需再手动添加符号位。

在小型的数字系统中,我们通常可以选用有符号数或者无符号数。然而,在一些大型的系统中,会包括不同形式的子系统。Verilog是一种弱类型语言,无符合变量和有符号变量可以在同一表达式中混用。根据Verilof的标准,只有当所有右手边的变量具有signed数据类型属性的时候,扩展符号位才被执行。否则,所有的变量都只扩展0。考虑下面的代码片段:
1 reg signed [7:0] a, sum;2 reg signed [3:0] b;3 reg [3:0] c;4 . . .5 sum = a + b + c;


由于c不具有signed数据类型属性,因此右手边的变量b和c的扩展位为0。
Verilog有两个系统函数,$signed和$unsigned(),用以将括号内的表达式转换为signed和unsigned数据类型。比方说,我们可以转换c的数据类型,
sum = a + b + $signed(c);


现在,右手边的所有变量都具有signed数据类型属性,因此b和c将扩展符号位。
在复杂的表达式中,混用signed和unsigned数据类型将引入一些微妙的错误,因此应当避免混用。如果真的很有必要,那么表达式需要保持简单,同时通用转换函数,以确保数据类型的一致性。

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