187.5MHZ输入时钟，需要得到125mhz的clk和一个移相90度后的clk

只看该作者 · 2012-8-19 19:34

输入是187.5Mhz的差分时钟，需要得到一个125mhz的clk和一个移相90度后的clk，需要先进行2倍频，然后再3分频才能得到；
这样是不是可以用2个DCM实现，还是应该用什么方式实现比较好？

只看该作者 · 2012-8-19 19:38

不需两个DCM，一个DCM就可以了，在DCM中有两个参数，一个乘的系数一个是除的系数，这两个系数分别设成乘2除3，就可以了

只看该作者 · 2012-8-19 23:24

本帖最后由 zy7598865 于 2012-8-19 23:47 编辑

噢，原来是这样，主要是另外还需要一个187.5/2Mhz的时钟，一个DCM可以把这3个时钟都能搞定？
187.5/2Mhz的时钟，这个时钟我用2倍频后的输出的时钟再用计数器4分频？这样的时钟质量会不会不太好，
关键是移相90度的这个125MHz的时钟spartan3的DCM没有，怎么解决。。
DCM #(
   .SIM_MODE("SAFE"),  // Simulation: "SAFE" vs. "FAST", see "Synthesis and Simulation Design Guide" for details
   .CLKDV_DIVIDE(2.0), // Divide by: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5
                        // 7.0,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0
   .CLKFX_DIVIDE(3), // Can be any integer from 1 to 32
   .CLKFX_MULTIPLY(2), // Can be any integer from 2 to 32
   .CLKIN_DIVIDE_BY_2("FALSE"), // TRUE/FALSE to enable CLKIN divide by two feature
   .CLKIN_PERIOD(0.0),  // Specify period of input clock
   .CLKOUT_PHASE_SHIFT("NONE"), // Specify phase shift of NONE, FIXED or VARIABLE
   .CLK_FEEDBACK("1X"),  // Specify clock feedback of NONE, 1X or 2X
   .DESKEW_ADJUST("SYSTEM_SYNCHRONOUS"), // SOURCE_SYNCHRONOUS, SYSTEM_SYNCHRONOUS or
                                          // an integer from 0 to 15
   .DFS_FREQUENCY_MODE("LOW"),  // HIGH or LOW frequency mode for frequency synthesis
   .DLL_FREQUENCY_MODE("LOW"),  // HIGH or LOW frequency mode for DLL
   .DUTY_CYCLE_CORRECTION("TRUE"), // Duty cycle correction, TRUE or FALSE
   .FACTORY_JF(16'hC080), // FACTORY JF values
   .PHASE_SHIFT(0),    // Amount of fixed phase shift from -255 to 255
   .STARTUP_WAIT("FALSE") // Delay configuration DONE until DCM LOCK, TRUE/FALSE
) DCM_inst (
   .CLK0(CLK0),    // 0 degree DCM CLK output
   .CLK180(CLK180), // 180 degree DCM CLK output
   .CLK270(CLK270), // 270 degree DCM CLK output
   .CLK2X(CLK2X), // 2X DCM CLK output
   .CLK2X180(CLK2X180), // 2X, 180 degree DCM CLK out
   .CLK90(CLK90), // 90 degree DCM CLK output
   .CLKDV(CLKDV), // Divided DCM CLK out (CLKDV_DIVIDE)
   .CLKFX(CLKFX), // DCM CLK synthesis out (M/D)
   .CLKFX180(CLKFX180), // 180 degree CLK synthesis out
   .LOCKED(LOCKED), // DCM LOCK status output
   .PSDONE(PSDONE), // Dynamic phase adjust done output
   .STATUS(STATUS), // 8-bit DCM status bits output
   .CLKFB(CLKFB), // DCM clock feedback
   .CLKIN(CLKIN), // Clock input (from IBUFG, BUFG or DCM)
   .PSCLK(PSCLK), // Dynamic phase adjust clock input
   .PSEN(PSEN),    // Dynamic phase adjust enable input
   .PSINCDEC(PSINCDEC), // Dynamic phase adjust increment/decrement
   .RST(RST)       // DCM asynchronous reset input

这个CLKFX, // DCM CLK synthesis out (M/D)，我想要个移相90°的有什么办法吗