在数字信号处理中, 乘法器是整个硬件电路时序的关键路径[ 1] 。速度和面积的优化是乘法器设计过程的两个主要考虑因素。由于现代可编程逻辑芯片FPGA的集成度越来越高, 及其相对于ASIC 设计难度较低和产品设计周期短, 受到很多厂家和研究机构的关注。利用它的可编程和可扩展性, 可将传统乘法器设计方法应用到FPGA 芯片中。乘法器设计基本上是部分积的生成及其之间的相加的优化过程[ 2] 。针对FPGA 内部固有结构的特点, 本文着重介绍了一种基于WA LLACETREE 优化算法的改进型乘法器架构。根据FPGA 内部标准独特slice 单元, 有必要对WA LLACE T REE 部分单元加以研究优化, 从而让在FPGA 的乘法器设计中的关键路径时延得以减小, 整体时钟性能得以提高。也能够使FPGA 的面积资源合理优化, 提高器件的整体资源利用率。
1、WALLACE TREE 结构
WALLACE TREE 是对部分积规约, 减小乘法器关键路径时延的一种算法。传统WALLACE T REE结构的CSA( Carry Save Adder ) 阵列乘法器如图1 所示, 其中“.”代表生成的多个部分乘积项, 相应电路中用逻辑与门来实现。求和阵列将前面生成的多个部分积通过3：2 CSA 压缩器, 将其压缩成2 个部分积[ 3] ,最后通过末级进位相加得到所需的最终乘积结果。图中矩形框所示为3： 2 CSA 压缩器, 其电路逻辑等效于一个全加器结构。通过运算可知N 个部分积, 要经类似的log( 2N / 3) 级3：2 压缩, 就可得到2 个部分积[ 4] 。
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2、压缩器的优化
由于FPGA 内部的结构是固定的, 没有以上WALLACE T REE 所需要的CSA 标准全加器结构。因此, 在传统的FPGA 电路综合实现时, 该CSA 全加器被综合在FPGA 内部查找表( LU T) 和进位链中, 占用了整个slice 单元的资源。由于经典WA LLACE TREE 结构不具有良好的对称性且需要权重对齐等因素[ 5] , 势必要增大FPGA 电路的复杂度, 增加大量的
FPGA 内部布局和布线资源, 在FPGA 中不规则的布局布线结构, 也增大了关键路径的时延。
为在FPGA 中较好地实现WALLACE T REE 结构, 结合FPGA 中最小标准单元的结构silce, 对CSA全加器单元结构加以改进。如图2 所示, 可将WALLACE TREE 相邻的平级3：2 CSA 压缩器合并成一个6：4 压缩器。该压缩器只需使用1 个FPGA的silce 资源, 就能实现其数字逻辑。下面以3：3 乘法器为例, 进行WALLACE T REE 压缩器的推导和优化。如图2 的第一个部分积, 部分积低位空白应补0,高位空白位用该部分积的最高位补齐[ 6] 。
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下面对2 个3：2 CSA 压缩器合并成一个6：4 压缩器单元运算逻辑做理论推导, 其中：
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合并这两项3：2 压缩为6：4 压缩时, A1B 2 和P 23 属同级进位, 在计算过程中可将这两项的位置互换, 因此上式可推导演化成：
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3、改进CSA 的FPGA 实现
Xilinx 提供了一项强大的用户界面软件工具FPGA Editer, 可以通过手动编辑和修改FPGA 最基本的标准单元slice 结构, 使其符合所需要的逻辑。图3左边是一个WALLACE TREE 6：4 压缩的整体结构,右边是实现架构中一个6：4 压缩的FPGA 内部标准单元slice。slice 电路中虚线是器件原有的预布线, 实线是根据实际电路逻辑手动编辑后slice 内部电路布线。根据上一面的推导式( 5) ~ ( 8) , slice 内部的2 个查找表( LU T) 单元被配置成2 输入异或门单元。为了使整体WALLACE TREE 布线齐整, 还将式( 7) 直通逻辑实现也在该级slice 压缩器中完成, 其中输入电平A1 B2 经过2 个MUX 和一个配置为1 的常有效LATCH 输出到PF2- 3 , 形成一个直通电路[ 7 ] 。
从图3 可以看出, WA LLACE T REE 的6：4 压缩器单元只用一个slice 就可以实现。而几乎所有Xilinx 的FPGA 器件内部slice 结构都类似[ 8] , 因此该6：4 压缩器在基本的FPGA 器件中都可以通过此手动编辑方法实现, 形成一个可供顶层WALLA CETREE 逻辑调用的硬宏模块。 |
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