testbench设置的问题

登录 · 发表于 2017-5-21 11:01

本帖最后由平漂流于 2017-5-21 11:10 编辑

如图，看Verilog仿真视频教程里面，在testbench设置时候，直接复制“blocking_vlg_tst”到top level module in test bench，在testbench name里面就自动生成“blocking_vlg_tst”，然后别人就把testbench name改成“blocking”。后来我在仿真的时候，没有更改testbench name直接是“blocking_vlg_tst”，居然也可以仿真出来，所以想问一下，到底要不要改这个testbench name。。。。我的工程名是blocking，文件是blocking.v

发表于 2017-5-21 13:18

testbench name叫阿猫阿狗都没关系，只要被测模块名字对就行。

发表于 2017-5-21 14:56

azzzztec 发表于 2017-5-21 13:18
testbench name叫阿猫阿狗都没关系，只要被测模块名字对就行。

只要testbench顶层模块名对了就行？

发表于 2017-5-21 21:44

平漂流发表于 2017-5-21 14:56
只要testbench顶层模块名对了就行？

哈哈哈，还有疑问！！test bench name是你自己为测试台起的一个名字，什么名字都行，只要顶层模块名是你编写的测试程序的顶层模块就好了。。。

发表于 2017-5-22 20:56

世界心发表于 2017-5-21 21:44
哈哈哈，还有疑问！！test bench name是你自己为测试台起的一个名字，什么名字都行，只要顶层模块名是你 ...

testbench文件就是blocking.vt。系统自动生成的，我没有改。然后在设置里面，我把testbench name设置成blocking_vlg_tst或者blocking，发现都可以仿真。难道testbench name不是.vt文件的文件名吗？

发表于 2017-5-22 22:37

平漂流发表于 2017-5-22 20:56
testbench文件就是blocking.vt。系统自动生成的，我没有改。然后在设置里面，我把testbench name设置成bl ...

取名字没关系诶。你创建的测试台程序，系统后缀名就是.vt，所以不管你取啥名字，系统总是能找到这个文件的啊，只要你的顶层模块名是对的

testbench设置的问题

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