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CPLD写操作问题

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 楼主| colddown 发表于 2010-7-27 20:21 | 显示全部楼层 |阅读模式
CPLD, ni, ge, verilog, verilo
本帖最后由 colddown 于 2010-7-28 21:55 编辑

如下所示的一条简单verilog语句：
        assign PNIWE = ~(~RW & (AL==3'b010) & ~PAGE3);

当输入 RW=0，AL=3'010，PAGE3=0时，PNIWE应该为低。请问为什么有时输出符合以上分析，有时不符合，可能是什么原因造成的？
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 楼主| colddown 发表于 2010-7-28 21:57 | 显示全部楼层
请问谁能给出一些可能的解释，郁闷好几天了。
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lelee007 发表于 2010-7-28 23:31 | 显示全部楼层
RW=0，AL=3'010，PAGE3=0这三个信号源存在竞争冒险
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欧阳青云 发表于 2010-8-1 14:34 | 显示全部楼层
可以用D触发器来消除竞争冒险。
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