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如何通过改善Verilog程序以减少CPLD的宏单元用量

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 楼主| ino1988 发表于 2011-3-31 16:43 | 显示全部楼层 |阅读模式
CPLD, PLD, verilog, verilog程序, verilo
我是新手，在开发时，为了节约成本，老板希望减少CPLD内部宏单元的用量，已尽可能的采用低成本的CPLD。

       希望通过改善Verilog程序以减少CPLD的宏单元用量！！

       希望各位高手能给我一个解答！！

        献上所有的家底！！跪求高手解惑！！
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lianshumou 发表于 2011-3-31 20:58 | 显示全部楼层
1# ino1988

选多的CPLD 通常由需要完成的功能决定,  而不是说程序能有多大改变
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 楼主| ino1988 发表于 2011-4-1 14:40 | 显示全部楼层
感谢楼上的回答，虽然没有预想的回复。还是非常感谢关注！！
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dpf_eei 发表于 2011-4-2 09:43 | 显示全部楼层
调整逻辑控制方式，尽量少用寄存器，如果差得太多就没什么办法了，差一点优化一下程序是可以的。
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pkgcd 发表于 2011-4-15 10:28 | 显示全部楼层
少用触发器，多用组合逻辑实现

quartus或者ISE在综合时都要选项，可以选择面积优先。
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icycoffee 发表于 2011-4-30 14:00 | 显示全部楼层
同样遇到这个问题啊
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holle 发表于 2011-5-2 10:21 | 显示全部楼层
尽量少用触发器，CPLD更适合组合逻辑
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galton1982 发表于 2011-5-3 17:09 | 显示全部楼层
如果结合了MCU   可以把一些流程类的弄到MCU里去做  cpld只做组合逻辑之类的东西 MCU便宜。。
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