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请教Verilog书上的一段代码

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 楼主| qrswll 发表于 2011-12-31 16:53 | 显示全部楼层 |阅读模式
verilog, 代码, verilo, se, dc
always @(cnt or a or b)
begin
  c=1'b1;
  d=1'b1;
    case(cnt)
       2'b00:begin c=a; d=b; end
       2'b01:begin c=b; d=a; end
    endcase
end
在下初学，对书上的这段代码有些疑问。。。请问Verilog里面是可以这样赋值的么？
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zhuhongchen 发表于 2011-12-31 21:19 | 显示全部楼层
可以的，
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 楼主| qrswll 发表于 2012-1-1 08:41 | 显示全部楼层
可以的，
zhuhongchen 发表于 2011-12-31 21:19

谢前辈指点。也就是说，Verilog可以从左向右赋值？
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nongfuxu 发表于 2012-1-1 13:25 | 显示全部楼层
组合逻辑的阻塞语句．ＬＺ找一本书看看就明白了
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chentao0801 发表于 2012-1-2 23:09 | 显示全部楼层
:)
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dongshan 发表于 2012-1-8 15:20 | 显示全部楼层
从哪看出来的是从左到右赋值？
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