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[Verilog HDL] verilog 中！ 与 ~ 的区别

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11392|0
 楼主| gaochy1126 发表于 2023-11-30 20:49 | 显示全部楼层 |阅读模式
verilo, verilog
“!”表示逻辑取反，“~”表示按位取反
当面对位宽为1时:两个操作符的作用相同。
当位宽不为1时:
“~”会将变量的各个位依次取反如：a[3:0] ={1,0,0,1} ， ~a ={0,1,1,0};
“!”会将变量作为一个值去做处理，非0为1：a[3:0] ={1,0,0,1} ，a=5，!a=0。a[3:0] ={0,0,0,0} ，a=0，!a=1

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gaochy1126
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