大家都知道我们在项目应用中，如果使用FPGA的话，就一般会使用verilog hdl。
好多初学者都会简单的点一个流水灯、响一个蜂鸣器、驱动一个马达,,,,等等。
但是当上升到具体项目的时候，比如说如下的项目：
通过脚踏开关控制马达，同时LED显示马达转速，并通过串口送到上位机
.....
等等
这是一个复杂的工程，是将好多简单的模块整合在一起，让它们谐协一致的工作。
但是这些模块间的时序该如何设计呢？
我想这就涉及到了FPGA的高层架构或都说是高层建模的问题。
我学FPGA也是很短的时间，单独整一个小模块没有问题。verilog比较熟练，但是当上升到工程层面的时候就不知道如何整合了。
请二姨家的大牛出来给大伙讲讲，有什么好的思想可以应用。
请大家顶起来！
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