module counter1(nrst, clk, load, din, dout);
parameter N = 2;
input nrst;
input clk;
input load;
input [N-1 : 0] din;
output [N-1 : 0] dout;
reg [N-1 : 0] dout;
always @(posedge clk or negedge nrst)
begin
if(nrst == 0)
dout <= 0;
else
begin
if(load)
dout <= din;
else
dout <= dout + 1;
end
end
endmodule
图中load没起作用, 是什么原因呢? |
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