用什么语言写fpga测试文件

发表于 2013-5-12 08:54

大家好，
我在内陆3线城市的小公司从事fpga应用开发的工作。担心自己没见过世面会成为井底之蛙。

我一直在用verilog，最近听说了systemverilog，听说很强大。想请问大家，进行fpga开发时都是用什么语言写测试文件呢？学习systemverilog有必要吗？

非常感谢！

发表于 2013-5-12 22:40

目前verilog和VHDL是主流，未来可能会SV成主流

发表于 2013-5-12 23:00

我用VERILOG

发表于 2013-5-12 23:27

感觉一般程序verilog基本够用

发表于 2013-5-13 09:37

我好多同事也是用verilog,写测试文件基本靠自动生成,在quartus先画好swf文件,再导出来就成了modelsim的测试文件了

发表于 2013-5-13 13:15

听猴哥的没错。
:)

发表于 2013-5-13 20:59

Backkom80 发表于 2013-5-13 13:15
听猴哥的没错。

;P必须的，贝壳

发表于 2013-5-13 22:37

GoldSunMonkey 发表于 2013-5-13 20:59
必须的，贝壳

:lol

发表于 2013-5-14 13:54

发表于 2013-5-14 16:15

谢谢大家！21ic论坛很热闹啊

发表于 2013-12-19 14:09

SV的抽象层次高点，如果希望测试平台的功能性强，SV写起来会容易点

发表于 2013-12-31 15:53

用的verilog做的