高手们是怎么使用并行思想去设计模块的？

发表于 2013-8-24 23:02

最近正在学习通信协议方面的知识，因为用的是黑金开发板，发现其提供的教程很多是基于“彷顺序操作”，就是通过建立多个使能信号来进行多个模块的调用的。但是之前学习verilog教程的书籍时，觉得调用都应该使用状态机为主。所以后面看这个什么彷顺序操作，总感觉到心里怪怪的，但是想从网上找些通信协议优秀的例子或样板，又很难找到，想自己编写了，因为以前就没做过协议通信的实验，所以一下子又找不到方法。所以想请教下高手或者有过项目的经验的大神们，怎么用verilog并行语法的特点，去把那些单片机实现的通信协议，给转换过来？

发表于 2013-8-24 23:24

黑金那个教程里所谓的仿顺序其实就是状态机，建议你不要太纠结那教程里的说法，不知道你想实现什么协议，UART or IIC？这些网上应该有很多

发表于 2013-8-25 00:07

不要自己给自己画框子

发表于 2013-8-25 00:07

慢慢就有经验了

发表于 2013-8-25 07:48

GoldSunMonkey 发表于 2013-8-25 00:07
不要自己给自己画框子

你意思是我可以按照那个教程去学，然后再建立自己的方式吗？

发表于 2013-8-25 07:54

GoldSunMonkey 发表于 2013-8-25 00:07
慢慢就有经验了

毕竟我写模块和以前写c程序都不是太多，所以怕学到一些不良的习惯及思路，这样以后进阶就会变得困难！毕竟好的习惯和思路都是从开始学习就应该养成的。

发表于 2013-8-25 13:43

仿顺序操作就是状态机+10086

发表于 2013-8-25 21:10

zhang-sb23 发表于 2013-8-25 07:48
你意思是我可以按照那个教程去学，然后再建立自己的方式吗？

可以多看一些好的东西

发表于 2013-8-25 21:10

:lol

发表于 2013-8-26 06:12

GoldSunMonkey 发表于 2013-8-25 21:10
可以多看一些好的东西

我就是想找好点的东西来看，又找不到，所以才发帖的，大神有没有推荐的书籍，最好能有电子版的，因为在老家，买书不方便。

[verilog] 高手们是怎么使用并行思想去设计模块的？

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