关于用的FPGA做位同步时钟提取问题，求大神进来指导！

发表于 2013-10-9 18:02

本帖最后由 hutianyu 于 2013-10-9 18:05 编辑

最近做光纤传输，接收端接受串行数据时时钟需对接受码元进行位同步，不知有没有大神做过这方面的，求指导，看了N篇论文没什么收获，求指导。我用的是Verilog。解决了请客吃饭，加我q1925999123

hutianyu · 发表于 2013-10-10 14:25

如果你的FPGA够高端的话，可以用GTP GTX硬核做解串。
低端的FPGA可以用逻辑搭建数据恢复电路，xilinx有一份xapp224，你可以看一下

发表于 2013-10-11 17:53

haitaox 发表于 2013-10-10 14:25
如果你的FPGA够高端的话，可以用GTP GTX硬核做解串。
低端的FPGA可以用逻辑搭建数据恢复电路，xilinx有一份 ...

用的不是很高端，altera 的CYCLONE II系列的一个FPGA，我看网上论文用锁相环法提取的比较多，请问你做过这方面的吗

发表于 2013-10-11 22:32

hutianyu 发表于 2013-10-11 17:53
用的不是很高端，altera 的CYCLONE II系列的一个FPGA，我看网上论文用锁相环法提取的比较多，请问你做过 ...

你好，h
很多年前我用过Cii的器件，那时候做过一些LVDS的设计。你可以看一下AN479，里面介绍了LVDS解串的设计。

发表于 2013-10-11 22:34

补充一句
cyclone ii的lvds最高速率只有800多MBps，可以用外部serdes芯片+低端FPGA的方法解串高速数据

hutianyu · 发表于 2013-10-11 22:49

买spartan6的后面带t片子吧,性价比很高

发表于 2013-10-13 09:54

光通讯不都在用1023和1224么

发表于 2013-10-13 12:36

需要多高的速度

hutianyu · 发表于 2013-10-13 12:37

如果速度不高，我可以帮你

发表于 2013-10-15 09:21

utopiaworld 发表于 2013-10-13 12:37
如果速度不高，我可以帮你

速度不高，发送端发送的码流的时钟是20Mhz。求指导

hutianyu · 发表于 2013-10-15 16:12

hutianyu 发表于 2013-10-15 09:21
速度不高，发送端发送的码流的时钟是20Mhz。求指导

才20MHz的码流？？那这个很好恢复啊。你用120MHz的时钟过采样，找到数据边沿之后延时2个周期再输出就可以啊。

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