DDR3的APP接口发送命令问题

发表于 2013-11-29 10:34

你好 DDR3在进行写操作过程中控制器输出端的刷新、激活命令是靠什么控制的，在APP输入接口有控制他们的命令吗？还有在写数据的过程中刷新、激活命令一般在什么时候发出？是在换行还是其他的情况。DDR3的一个BANK有多少行，多少列

发表于 2013-11-29 10:52

刷新等指令都是ipcore自己实现的。内部有定时。在用户侧接口上不用控制。
DDR3的一个bank有多少行多少列都是根据你选的DDR3的芯片有关。

发表于 2013-11-29 10:53

建议看一下ipcore的用户手册和DDR3的datasheet

登录 · 发表于 2013-12-2 16:32

zhaojingzb 发表于 2013-11-29 10:53
建议看一下ipcore的用户手册和DDR3的datasheet

你好，我感觉IP核的用户手册介绍的不是很详细，我还有个问题想问一下如下图

当app_en=1,app_rdy=1时发送的读命令与地址有效，
当app_wdf_rdy=1,app_wdf_end=1,app_wdf_wren=1时app_wdf_data上的数据有效，
那么地址与数据之间又存在怎么样的时序关系呢？
从图中看出当app_addr=0000020时，对应app_wdf_data 上有很多有效的数据，这些数据都是在app_addr=0000020 之后的地址上进行输出的，这里有些不懂。

发表于 2013-12-2 16:36

从example design的APP接口时序仿真图中貌似我看不出来发送的地址和数据之间存在什么关系

发表于 2013-12-3 08:14

dingning123 发表于 2013-12-2 16:32
你好，我感觉IP核的用户手册介绍的不是很详细，我还有个问题想问一下如下图

当app_en=1,app_rdy=1时发送 ...

因为你采用的是burst的方式，20地址只是起始地址，数据是从20地址开始写的。所以后面的地址是有数据写入的

登录 · 发表于 2013-12-4 15:56

zhaojingzb 发表于 2013-12-3 08:14
因为你采用的是burst的方式，20地址只是起始地址，数据是从20地址开始写的。所以后面的地址是有数据写入 ...

如图在81.44ns发送的写数据app_wdf_data=0000020，在81.55ns才发送相应的写地址app_addr=0000020（前提地址作为数据），在这个图中我看不出来
app_wdf_data与app_addr有任何的时序对应关系，难道写数据与写地址是相互独立的？
应该不是您所说的突发的原因

发表于 2013-12-14 21:03

zhaojingzb 发表于 2013-12-3 08:14
因为你采用的是burst的方式，20地址只是起始地址，数据是从20地址开始写的。所以后面的地址是有数据写入 ...

你好，你说的对，是从200地址开始写数据有效的，那200地址前面的地址启不是没有用了？如果要应用到实际的工程里面，我应该参照example design 波形的哪一段进行写数据与读数据呢？

发表于 2014-4-1 22:43

zhaojingzb 发表于 2013-12-3 08:14
因为你采用的是burst的方式，20地址只是起始地址，数据是从20地址开始写的。所以后面的地址是有数据写入 ...

可是从图中看，这个burst length也太长了吧，大概有12

发表于 2014-11-20 09:18

学习了

[FPGA] DDR3的APP接口发送命令问题

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