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FPGA速度问题

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 楼主| xiao13K 发表于 2014-4-12 00:26 | 显示全部楼层 |阅读模式
FPGA, PLL, des, mb, se
想使用spartan6实现7:1数据解串和串行化输出，输入数据为LVDS电平。请问FPGA可以接受的最大输入串行数据的频率由什么决定的？是由ISERDES2的最大频率还是PLL的最大频率，文档0DS162中只给出了PLL的最大频率为1080Mb/s，另外差分转单端的IBUFDS可接受的最大频率又在什么文档体现呢？
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haitaox 发表于 2014-4-13 00:16 | 显示全部楼层
AR# 41083
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