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新手,V6 MIG ip核 报io口不够
IOip核lockedck引脚
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DDR2 IP核输入时钟
DDRip核时钟hzTE
FPGA论坛 哥哥有条龙 2017-10-8 1 730 feihufuture 2017-10-9 13:45
FPGA实现DDS和单独的DDS芯片有什么区别 FPGA论坛 llccbb1 2017-9-21 1 1716 nethopper 2017-9-22 09:21
新手初学FPGA问个仿真方面的问题 attach_img FPGA论坛 xiaogougou 2017-6-5 2 1263 xiaogougou 2017-6-9 10:10
嵌入式MCU硬件设计要素 电子技术交流论坛 yhh12580 2017-5-22 3 878 yhh12580 2017-8-17 11:29
求助!关于iir滤波器FPGA实现的问题 attach_img FPGA论坛 小薄荷mint 2017-5-13 1 966 小薄荷mint 2017-5-13 23:05
FPGA作为主设备通过SRIO向DSP传输数据 FPGA论坛 火星撞地球945 2017-5-3 1 1034 qiurijian 2017-5-16 11:36
如何用原理图设计方法给各个输入付初值~ attach_img FPGA论坛 18910748101 2017-4-13 0 596 18910748101 2017-4-13 18:53
xilinxFPGA综合时候资源利用率为50%左右,但是映射(map)后.... attach_img FPGA论坛 梦想飞 2017-3-8 2 1575 forrest11 2017-3-11 20:18
关于XILINX BRAM IP核的使用
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FPGA论坛 wybhet 2017-2-22 2 997 wybhet 2017-2-22 17:48
XILINX有关于对数 ln 的IP核吗?
ip核XILINXip
FPGA论坛 wybhet 2017-2-20 1 950 feihufuture 2017-2-24 09:58
quartus ii 调用DDR2 IP核时无法生成 ( 已经完成**获得ddr2的license0 FPGA论坛 529309659 2017-2-7 0 1527 529309659 2017-2-7 17:27
SRIO 接口1x1,1x4是什么意思
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关于IP核的LPM-add_sub 模块的设置问题,求解答~
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FPGA论坛 18910748101 2017-1-13 2 1242 nethopper 2017-1-13 15:32
xilinx virtex5 用ise生成ddr2的IP核时,编译报错 ARM技术论坛 dushuaihu 2016-12-29 0 886 dushuaihu 2016-12-29 00:27
关于Vivado上IP核生成时总有一个dcp文件缺少的问题 attach_img FPGA论坛 jinzhuzhechixp 2016-11-27 5 5932 Korallenmeer 2020-4-22 15:33
如何用FPGA实现CAN控制器 FPGA论坛 syt6702 2017-3-31 3 2056 FWW1 2017-4-8 10:43
用matlab生成xilinx IP核问题 attach_img
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分享一个基于IP核生成频率可调正弦波调试过程可能遇到的... FPGA论坛 duozhanguo 2017-8-15 0 881 duozhanguo 2017-8-15 17:13
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