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数字时钟管理器IP核的使用
ip核 ，数字时钟 ，adv ，AD ，DCM
FPGA论坛 hnliucan520 2017-12-13 0 778 hnliucan520 2017-12-13 09:36
新手，V6 MIG ip核 报io口不够
IO ，ip核 ，locked ，ck ，引脚
FPGA论坛 Ssicayoon 2017-11-27 1 1175 lwlgy 2017-12-6 22:03
浅析嵌入式MCU硬件设计相关要素
MCU ，硬件设计 ，嵌入式 ，ip ，ip核
电子技术交流论坛 qingxiao 2017-10-15 0 662 qingxiao 2017-10-15 14:16
DDR2 IP核输入时钟
DDR ，ip核 ，时钟 ，hz ，TE
FPGA论坛 哥哥有条龙 2017-10-8 1 820 feihufuture 2017-10-9 13:45
FPGA实现DDS和单独的DDS芯片有什么区别
DDS ，芯片 ，FPGA实现 ，AD ，ip核
FPGA论坛 llccbb1 2017-9-21 1 1835 nethopper 2017-9-22 09:21
分享一个基于IP核生成频率可调正弦波调试过程可能遇到的...
ip核 ，频率可调 ，调试 ，正弦波 ，移位
FPGA论坛 duozhanguo 2017-8-15 0 991 duozhanguo 2017-8-15 17:13
新手初学FPGA问个仿真方面的问题 attach_img
FPGA ，仿真 ，define ，module ，ip核
FPGA论坛 xiaogougou 2017-6-5 2 1395 xiaogougou 2017-6-9 10:10
嵌入式MCU硬件设计要素
硬件设计 ，MCU ，嵌入式 ，ip ，ip核
电子技术交流论坛 yhh12580 2017-5-22 3 983 yhh12580 2017-8-17 11:29
求助！关于iir滤波器FPGA实现的问题 attach_img
FPGA实现 ，iir滤波器 ，ip ，ip核 ，ST
FPGA论坛 小薄荷mint 2017-5-13 1 1136 小薄荷mint 2017-5-13 23:05
用matlab生成xilinx IP核问题 attach_img
ip核 ，matlab ，XILINX ，AC ，se
FPGA论坛 wybhet 2017-5-9 0 1220 wybhet 2017-5-9 14:59
FPGA作为主设备通过SRIO向DSP传输数据
DSP ，rio ，传输数据 ，FPGA ，ip核
FPGA论坛 火星撞地球945 2017-5-3 1 1203 qiurijian 2017-5-16 11:36
如何用原理图设计方法给各个输入付初值~ attach_img
原理图 ，乘法器 ，加法器 ，ip核 ，verilog
FPGA论坛 18910748101 2017-4-13 0 711 18910748101 2017-4-13 18:53
如何用FPGA实现CAN控制器
FPGA实现 ，CAN控制器 ，ip核 ，ip ，FPAG
FPGA论坛 syt6702 2017-3-31 3 2158 FWW1 2017-4-8 10:43
xilinxFPGA综合时候资源利用率为50%左右，但是映射（map）后.... attach_img
xilinxFPGA ，映射 ，ip核 ，小程序 ，ip
FPGA论坛 梦想飞 2017-3-8 2 1674 forrest11 2017-3-11 20:18
关于XILINX BRAM IP核的使用
BRAM ，ip核 ，XILINX ，ADDR ，DDR
FPGA论坛 wybhet 2017-2-22 2 1152 wybhet 2017-2-22 17:48
XILINX有关于对数 ln 的IP核吗？
ip核 ，XILINX ，ip
FPGA论坛 wybhet 2017-2-20 1 1039 feihufuture 2017-2-24 09:58
quartus ii 调用DDR2 IP核时无法生成 （ 已经完成**获得ddr2的license0
DDR ，ip核 ，license ，Quartus ，quartusII
FPGA论坛 529309659 2017-2-7 0 1591 529309659 2017-2-7 17:27
SRIO 接口1x1,1x4是什么意思
接口 ，rio ，ip核 ，ip ，AN
FPGA论坛 fwz1992 2017-1-17 0 1093 fwz1992 2017-1-17 11:11
关于IP核的LPM-add_sub 模块的设置问题，求解答~
ip核 ，ip ，AD ，晶振
FPGA论坛 18910748101 2017-1-13 2 1354 nethopper 2017-1-13 15:32
xilinx virtex5 用ise生成ddr2的IP核时，编译报错
编译 ，XILINX ，virtex ，ip核 ，DDR
ARM技术论坛 dushuaihu 2016-12-29 0 968 dushuaihu 2016-12-29 00:27
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