我其实就是要一个硬件工程师来做FPGA开发，却。。。。
2012-7-31 08:53
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嘻嘻
同步时钟
2013-4-27 11:10
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呵呵
基于FPGA的SD-SDI视频转换接口的设计
2017-4-18 15:45
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呵呵，有点老，:lol
关于fpga的简单问题
2013-1-29 21:16
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上面那个你不能完全copy啊，你要自己对照你的设计重新编写与你工程相对应的.ucf ...
.ucf中一般包括三个部分:
1，时序约束部分
2，IO约束部分
3，位置约束部分
大家好，请问mic这个IP核是免费的吗
2012-5-7 10:55
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free，这是一个硬核，从生成IP的窗口进入，选择MCB，然后生成与你设计相应的IP，在代码中例化，接口的时序 ...
新手学习FPGA，仿真后该做什么？
2012-5-12 12:43
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开始细细学习FPGA结构，及时序方面的知识。这是FPGA设计人员必需认真学习的。 ...
FPGA实现高速ADC控制的问题
2012-5-11 11:37
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应该是lvds的，
等长，走表层，防串扰，时序上面要注意系统级同步等。
[请教]DRC检查报错的问题
2012-5-10 08:39
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单端时钟从GCLK_P入较好。呵呵
A9是 GCLK_N?
C8是GCLK_P?
从专用时钟IO引入时钟的延时确实比从普通IO引时钟的延时较小，这和FPGA底层结构 ...
50M的输入的脚没有约束在GCLK上，呵呵
这不能说就不能工作，或错了，只是工作的不是很好，有一定的隐患存在 ...
LVDS收发问题请教
2012-5-11 14:08
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1，硬件设计时的IO口对lvds的p and n选择是否正确，有没有成对，有没有p 和 n反了的情况，等等。
2，约束 ...
我们需要FPGA硬件工程师（熟悉FPGA或ASIC流程之一即可）
2012-5-30 13:18
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用xilinx的s3e,s3a,s6做过SDI，HDMI漂过......
:lol
后仿真一个奇怪的问题
2012-5-26 18:14
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如果可能的话将工程上传上来，我想想细细看看，同时将你的操作步骤详细说明下，我好能将这个现象重复出来。 ...
是的啊，确实有点奇怪，呵呵，
截同一层次的SMG_CLK和count_sent的数据看看
现在截的这个图两信号不在同一层次 ...
大家给看看，编译通过后说生成的逻辑块是0个
2012-5-18 00:03
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1，正如3楼所说，8位计数器计不到12000这个值
2，initial clk_out=0这句，这种给初值一般用在测试文件中，R ...
[请教]Xilinx FPGA程序下载的问题
2012-6-5 22:21
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所用的IO口是不是有复用引脚，特别是和配置相关的。
同时比较一下配置成功和不成功这两种 情况下也配置相 ...
JTAG检测不到PROM器件
2012-5-15 10:10
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查查关于配置方面的硬件电路是不是存在问题。
verilog的一个问题
2012-5-18 00:02
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代码和硬件是相联的，这个你要问特权同学他的硬件了，嘻嘻:lol
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