静态时序分析（STA,Static Timing Analysis）基础与应用1
2014-10-27 21:48
- FPGA论坛
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好难啊！
求教一个奇怪的时钟电路啊
2014-6-10 17:45
- 电子技术交流论坛
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原来晶振还可以这样用
求问signaltap通道太多导致的数据混乱
2014-5-15 16:10
- FPGA论坛
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我也出现过这种问题，不知道是为什么，好像是数据自己出错了
请教大家，cylone4的芯片最高可以倍频到多少频率？
2014-5-7 12:42
- FPGA论坛
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谢谢，Cyclone4的PLL也可以，但是内部的时钟频率不可能达到这么快，那他的意义是什么，只用于一些专用的 ...
我用的是Cyclone4E这个型号的，用PLL可以倍频到1G，但是这个FPGA的时钟频率规格书上说最大270MHz，我用到 ...
用PLL可以倍频到1GHz，但是FPGA频率最高差不多也就300M。
晒晒新做的CYCLONE IV核心板 EP4CE15 共享原理图和测试程序
2024-8-9 09:59
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看看
别给自己太大的压力
2014-4-17 11:48
- 情感婚姻研习社
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只能说，加油吧！
零基础学嵌入式—单片机篇【第一课—单片机基础知识】
2017-12-5 22:41
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......
贡献本人在华清远见培训时的FPGA教材
2021-7-29 22:11
- FPGA论坛
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- 14264
谢谢分享
关于接地层的概念
2014-6-3 09:33
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好看懂啊。
管脚三态问题
2014-1-13 16:49
- FPGA论坛
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可以详细的说一下吗？我也遇到了类似的问题
（转载）某大学生做几天猎头的感想
2014-10-12 12:54
- 职场生活
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还是看不清未来的路啊！
请教一些关于quartus2 9.0使用方法的问题
2013-12-13 14:11
- EDA 技术
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在分配引脚的界面选view 然后选中显示所有引脚
点view / all pins
如果你是一个公司的老板，你来校招聘会选择以下哪种学生
2013-12-16 10:50
- 情感婚姻研习社
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学习差，专业知识基础扎实？这是什么设定。
唐僧的心里话
2013-12-9 16:35
- 情感婚姻研习社
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以前也一直纠结该做那种，但是如果你厉害的话，那两种能力你可以都有的！ ...
cadence 入门贴
2015-7-9 09:42
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为什么就是会有人无偿分享这些资料呢？
请允许我说一声：楼主好人。 ...
FPGA输入3.3V高电平信号，但示波器测试只有1V或2V
2014-12-27 13:31
- EDA 技术
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楼主，请问你怎么解决的，我之前遇到过，以为是那个管脚坏了。。。
verilog能生产这么快速执行的代码么
2014-6-6 15:02
- FPGA论坛
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完全是软件的思维，还是得了解下数字电路啊！
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