verilog能生产这么快速执行的代码么

发表于 2014-5-18 00:40

各位大神，
  刚学VERILOG，有问题如下请教:
   如用 always @(posedge clk)  即CLK的上升沿会触发always语句内部的动作，但有个问题很担心----
   问题：always语句里如果有比较复杂的操作，从而在触发后由于动作复杂还消耗时间太长，导致在一个周期内没有执行完，但下一个时钟周期又来了，这样不是“死”在里面了？
   我是这么想的，或许综合的时候会通不过？目前我只会用modelsim仿真，多谢啊！

发表于 2014-5-18 11:02

你要把组合逻辑和时序逻辑分开来做
always@(posedge clk)用来描述的是时序逻辑电路，就是给触发器赋值，时间是很快的
always@(*)是用来描述组合逻辑，如果组合逻辑的传播延时太长的吧，就加入流水线或修改组合逻辑，这样会提高时钟频率

发表于 2014-5-19 16:03

硬件不会死的,放心吧,最多产生逻辑混乱

发表于 2014-5-19 18:21

这就是你要解决的所谓时序问题了，要满足建立时间和保持时间，具体你要深入学习，内容比较多

发表于 2014-5-19 18:51

楼上正解。
感觉你还是用的软件思维。硬件描述语言没有所谓的死在里面。
要用正确的描述方式也就是代码风格加合适的时序约束来保证你的设计能达到预期的频率。

发表于 2014-5-21 15:07

完全是软件的思维，还是得了解下数字电路啊！

发表于 2014-5-23 15:16

你的意思是不是频率太高了，导致时序不满足了

发表于 2014-5-24 13:16

学习并行执行的思路~

发表于 2014-6-6 15:02

综合速度上不去，出现不定太呗，硬件不死机的

verilog能生产这么快速执行的代码么

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